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Spartan6系列FPGA开发板QM_XC6SLX16 SDRAM开发板.rar

2021-07-06 22:05:36 23.43MB fpga/cpld

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EDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.doc

2021-06-26 01:06:14 702KB FPGA CPLD EDA VERILOG VHDL

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VHDL 实验三含异步清零和同步使能的加法计数器

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向下）则加法器不工作。

2021-06-25 15:02:30 398KB vhdl fpga/cpld

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FPGA控制nand_flash读写测试，仿真测试，nand_flash.zip

任意FPGA实现nand_flash读写测试，verilong语言编写，仿真可以看到具体时序。芯片用的一款4G的FLASH，地址为五个周期数据，共16引脚，不同芯片的具体时序不太一样，仅作参考

2021-06-23 11:07:13 5KB fpga/cpld FLASH verilog

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I2C_class1.rar

源码+仿真模型（M24LC04B）+仿真

2021-06-22 11:04:46 246KB fpga fpga/cpld

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《LATTICE FPGA_CPLD设计基础篇》_12736553

《LATTICE FPGA_CPLD设计基础篇》_12736553 《LATTICE FPGA_CPLD设计基础篇》_12736553

2021-06-21 10:57:42 176.06MB LATTICE FPGA CPLD

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fpga实现nrf24l01接收功能

使用fpga实现NRF24L01的接收功能，使用verilog编写，移植只需修改顶层文件，除接收地址外，其他参数修改需要修改源文件

2021-06-20 22:32:53 6KB verilog fpga/cpld nrf24l01

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Altera-FPGA-CPLD封装样式及封装尺寸全册大全

包含Altera所有芯片的封装尺寸图，方便自己画芯片封装使用。

2021-06-18 14:06:43 2.86MB Altera FPGA CPLD 封装尺寸

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spi_slave_simple.zip

简易spi_slave，附赠testbench用例和spi_simple读写操作时序图。

2021-06-18 09:01:57 9KB fpga/cpld

i2c_slave_model.v

i2c_slave仿真用例，256字节，支持连续读写，支持100K/400K/1M时序检查

2021-06-17 13:07:19 12KB fpga/cpld

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