可综合的VerilogHDL设计实例--简化的RISC CPU设计简介

单周期CPU的设计与实现

这是一个基于 Microchip PIC16C57 功能实现的 RISC CPU 设计。指令系统采用了精简指令集架构，指令集数量为 33 个，总线结构采用了数据总线（8 位）和指令总线（12 位）独立分开的哈佛架构。通过搭建仿真平台和编写测试程序，验证了本设计能够正确地执行一系列的测试任务。

逻辑电路仿真软件，能帮助你对数字逻辑电路和计算机组成原理有更深刻的理解。万丈高楼平地起，你可以使用它出神入化地设计出简易的CPU来。

描述 流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作 用 Verilog 编写的 MIPS CPU 的实现。 该项目处于非常早期的阶段，目前仅实现 MIPS CPU 的最基本功能。 32 位 MIPS 处理器 在 Verilog 中实现 5级流水线 静态分支未采用分支预测器 解码中的分支检测（阶段 2） 支持停顿，避免写后读（RAW）等危害 可以从内存转发（第 4 阶段）和写回（第 5 阶段） 要求 该项目需要一个 Verilog 模拟器，例如 Quartus。 作者 徐东李千克 版权 版权所有 :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。 版权所有。 该项目是免费软件，在下。

基于FPGA的CPU设计。。利 用 EDA 技术 在一 片 芯 片上 形 成 CPU，不 受 硬 件条件的控 制 ，可根 据实 际要 求定 制 合 适 的 CPU。 传统的 CPU 结构模 式— —冯诺 依曼 结构 和 哈佛 结构 正在受到 巨大 的挑 战 ，CPU 的设计技 术进 入 了一个全 新 的时代

《开放式实验CPU设计》书中的VHDL源码

采用双CPU设计高压电源调整器.pdf

基于状态机的简易RISC CPU设计，包括夏宇闻老师Verilog数字系统设计中的文档说明和源码，很详细哟

vhdl多级流水带cache的CPU设计.rarvhdl多级流水带cache的CPU设计.rar