包含全部vivado工程文件和verilog代码
1.逻辑使用200MHz时钟做参考，做一个DDS数字频率合成器产生1MHz、10MHz和50MHz的正弦波，然后相加得到一个三音正弦波形。\\
2.然后用MATLAB设计一个带通FIR滤波器，16bit量化，导出抽头文件，在FPGA上实现，对前面的三音信号进行带通滤波，滤掉1MHz和50MHz频率，得到一个10MHz的正弦波。\\
3.编写TestBench对工程进行仿真，并在米联客7035开发板上综合运行，使用内置逻辑分析仪观察信号波形。
2022-11-20 18:19:24
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FPGA Advantage 是一个很强大的FPGA开发工具，但可能使用的人不多，网上也找不到相关教程。这里我把如何建立一个工程的步骤进行简单说明，希望能给刚接触这个软件的朋友提供一点帮助。以Xilinx的FPGA开发为例。
2022-11-20 13:06:21
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本工程设计是基于FPGA设计一个地铁自动售票系统。近年来，集成电路技术的迅猛发展，特别是可编程逻辑器件的高速发展，电子设计自动化EDA技术成为电子设计工程师的新宠。
2022-11-19 19:58:13
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matlab的bpsk调制解调设计，同时生成在FPGA设计相关模块比如升余弦，低通等模块时需要的滤波器系数，包括解调器激励信号的生成
2022-11-17 22:15:53
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基于FPGA 设计数字日历可以实现以软件方式设计硬件的目的，无需购买专用数字芯片，从而克服了传统利用多片数字集成电路设计数字日历存在焊接麻烦、调试繁琐、成本较高等问题。而且，基于FPGA 的数字日历与传统系统相比，在设计灵活、开发速度、降低成本、计时精度、功能实现上都得到大幅度提升，能够更好地满足人们日常生活的需要。
本文介绍如何利用VHDL 硬件描述语言设计一个具有年、月、日、星期、时、分、秒计时显示功能，时间调整功能和整点报时功能的数字日历。在Quartus Ⅱ开发环境下，采用自顶向下的设计方法，建立各个基本模块，再构建成一个完整的基于FPGA 设计的数字日历的顶层模块，然后对其进行
2022-11-17 19:34:46
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