功能：两位选手参加比赛，每人有10秒时间，十秒时间内无人抢答，则发出警告声响，持续三秒
其中一个人按键抢答后，数码管显示对应人的号码，并同时发出3s的声音。
一人抢答后，不允许另一个人抢答
实现平台：AC620开发板，quartus13.0，verilog
2022-11-23 12:40:55
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七段显示译码器
8位硬件加法器
七人表决器
巴克码
多功能数字时钟
状态机
verilogHDL语言，全部编译通过，并在实验箱验证过
2022-11-23 11:48:54
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台湾晶片系统设计中心培训课程，非常好的入门教材。华为推荐教材。
2022-11-22 21:22:05
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可供借鉴和使用的CPU流水线8
包括源代码.v文件和工程所有文件
第一次分享资源所以只要很少的积分（意思意思）
可以供想学习FPGA或者在学数字逻辑、计算机组成原理和计算机系统结构的人学习
如果是做计算机系统实验也可以直接拿去用
2022-11-22 20:36:21
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1）FPGA 开发实用教程 第 4 节 Xilinx 公司原语的使用方法2）ISE 的 Help—sofeware Manuals差分 I/O 端口组件IBUF
2022-11-22 20:17:45
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介绍了基于FPGA和PCI9054的LVDS数据通信卡的设计，通过FPGA实现了LVDS数据的接收发送控制、PCI9054实现了与上位机的数据交互，实现了10～200 Mbit·s-1速率的LVDS数据接收以及10～50 Mbit·s-1任意速率的LVDS数据发送。此板卡的设计，可以有效地应用于某遥测模拟信号源，并对待测设备的LVDS总线协议进行全面测试。
2022-11-22 20:08:17
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双精度浮点运算广泛应用于数值计算和信号处理中，在 IEEE754 标准中实现两个双精度浮
点乘法需要一个 53 bit × 53 bit 的尾数乘法器，这样的一个乘法器若采用 FPGA 实现需要大量的硬件资源。将 Karatsuba 算法应用于浮点运算器中，采用 FPGA 实现了一个浮点乘法器，与传统方法相比该乘法器占用硬件资源较少。
2022-11-22 18:20:00
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