在FPGA使用Karatsuba算法实现双精度浮点乘法
双精度浮点运算广泛应用于数值计算和信号处理中，在 IEEE754 标准中实现两个双精度浮
点乘法需要一个 53 bit × 53 bit 的尾数乘法器，这样的一个乘法器若采用 FPGA 实现需要大量的硬件资源。将 Karatsuba 算法应用于浮点运算器中，采用 FPGA 实现了一个浮点乘法器，与传统方法相比该乘法器占用硬件资源较少。
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