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Verilog移位调整实现二进制转BCD码

Verilog中用移位及调整的方法实现二进制转BCD码源码。

2022-05-04 17:07:18 454B Verilog，二进制，BCD

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x_i2c_src.zip

I2C verilong code intel厂商源码，进过细验证，代码分slave和master部分，

2022-05-04 16:38:10 14KB 厂商源码，verilog i2c

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verilog 程序实现uart收发

串口收发功能，用verilog 语言写的，实用fifo作为缓存

2022-05-04 15:33:31 619KB uart fifo verilog

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ahb2sram_master

针对给定的AMBA AHB SRAM Slave接口模块，设计特定传输操作的Master模块 //设计指标： //AMBA AHB2.0 接口 //32bit 数据位宽 //先写入数据，后读出数据确认 //传输要求1：0x0 ‐> 0x8, INCR //传输要求2：0x10‐> ？, INCR4 //传输要求2：0x28‐> ？, WRAP8 其中wrap,incr可以自动计算，具体细节参考我主页文章，部分代码来源于https://mp.weixin.qq.com/s/P4jevRrkga2DF93UPXLUJg

2022-05-04 14:07:44 8.1MB 综合资源 soc设计 verilog amba总线

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Verilog程序8、I2C通信协议.docx

2022-05-04 14:05:16 303KB fpga开发 通信

ahb2sram，针对给定的AMBA AHB SRAM Slave接口模块，设计特定传输操作的Master模块

//设计指标： //AMBA AHB2.0 接口 //32bit 数据位宽 //先写入数据，后读出数据确认 //传输要求1：0x0 ‐> 0x8, INCR //传输要求2：0x10‐> ？, INCR4 //传输要求2：0x28‐> ？, WRAP8 仿真写入数据版本，通过人脑计算地址，写入数据进行仿真模拟ahb master

2022-05-04 14:00:31 127KB 文档资料 soc verilog amba总线

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cource_s1_ALINX_ZYNQ(AX7010_AX7020)开发平台基础教程V1.07.pdf

手把手教你如何调试ZYNQ7020开发板，利用IP核和自编verilog代码，搭建和验证FPGA电路。

2022-05-04 13:17:32 29.65MB vivado verilog xilinx zynq

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[Vijay A.Nebhrajani]Asynchronous FIFO Architecture

网上比较多的是翻译版的FIFO原理讲解，这里上传的是英文原版。这里把三部分内容整合在一起，方便阅读。

2022-05-04 11:07:36 236KB FIFO DualportRAM 亚稳态 verilog/vhdl

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SRAM 存储器

静态存储器的FPGA实现：verilog HDL编写程序，实现SRAM的读写功能。

2022-05-03 21:48:57 5KB SRAM verilog

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UltraEdit 使用的verilog 和systemverilog 代码加亮文件

UltraEdit 使用的verilog 和systemverilog 代码加亮文件将附件覆盖UltraEdit安装文件的目录即可

2022-05-03 16:45:06 71KB UltraEdit verilog systemverilog 代码

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