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Verilog数字系统设计教程-总结
Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说, 既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
2022-11-21 10:27:53
207KB
FPGA
1
ucd9248电源方案-FPGA
ucd9248电源方案-FPGA 上电顺序控制、电流检测
2022-11-21 10:22:11
996KB
ucd9248
fpga
电源控制
1
cordic算法和切比雪夫逼近算法计算三角函数、反三角函数以及指数函数
本文基于FPGA实现三角函数、反三角函数以及指数函数计算,分别采用了cordic算法和切比雪夫逼近算法,比较了迭代次数达到误差精度10^-6. 建立已知角度θ,求解sinθ、cosθ的数学模型。 建立已知弧度θ,求解arctanθ的数学模型。 建立已知角度θ,求解tanθ的数学模型。 建立已知弧度θ,求解arcsinθ的数学模型。 建立已知指数a, 求解e^a的数学模型。
2022-11-21 08:40:06
654KB
fpga
硬件
cordic
1
基于FPGA的小型星载非制冷红外成像系统设计与实现
根据内编队重力场卫星红外成像工作环境的温度要求,选取了非制冷长波红外焦平面阵列探测器——UL 03 16 2,并在此基础上进行了系统的软硬件设计。硬件电路采用了模拟电路和数字电路分离设计方案,以减小电路噪声对红外图像的影响。在系统实现上,以内嵌MircoBlaze微处理器FPGA为主处理器,通过编程实现了图像数据的获取、处理和输出以及整个系统各模块的综合管理,提高了系统的集成度和稳定性。
2022-11-21 00:23:36
325KB
FPGA
1
FPGA数字频率合成器及fir滤波器设计(利用vivado dds、fir ip核)
包含全部vivado工程文件和verilog代码 1.逻辑使用200MHz时钟做参考,做一个DDS数字频率合成器产生1MHz、10MHz和50MHz的正弦波,然后相加得到一个三音正弦波形。\\ 2.然后用MATLAB设计一个带通FIR滤波器,16bit量化,导出抽头文件,在FPGA上实现,对前面的三音信号进行带通滤波,滤掉1MHz和50MHz频率,得到一个10MHz的正弦波。\\ 3.编写TestBench对工程进行仿真,并在米联客7035开发板上综合运行,使用内置逻辑分析仪观察信号波形。
2022-11-20 18:19:24
154.76MB
fpga
vivado
dds
fir
1
FPGA Advantage 使用说明
FPGA Advantage 是一个很强大的FPGA开发工具,但可能使用的人不多,网上也找不到相关教程。这里我把如何建立一个工程的步骤进行简单说明,希望能给刚接触这个软件的朋友提供一点帮助。以Xilinx的FPGA开发为例。
2022-11-20 13:06:21
168KB
FPGA
Advantage
Xilinx
FPGA
1
锆石A4-plus FPGA开发板引脚分配图
锆石A4-plus FPGA开发板引脚分配图
2022-11-19 21:34:50
1.37MB
fpga
1
地铁自动售票机(基于FPGA)设计.do
本工程设计是基于FPGA设计一个地铁自动售票系统。近年来,集成电路技术的迅猛发展,特别是可编程逻辑器件的高速发展,电子设计自动化EDA技术成为电子设计工程师的新宠。
2022-11-19 19:58:13
418KB
自动售票机
1
定位技术中基于FPGA的TDC电路设计与实现.pdf
定位技术中基于FPGA的TDC电路设计与实现.pdf
2022-11-19 16:36:26
1.3MB
1
VisioFPGA设计框图、时序图
包含 1.FPGA_DESIGN 2.逻辑组件 3.状态机组件
2022-11-18 11:35:54
160KB
FPGA_DESIGN
1
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