该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程，在不同的时钟域进行fifo数据读写，并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4，并在modelsim10.6上仿真成功。工程中附有testbench。
2021-10-24 22:25:14
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华为_2020年数字IC笔试和2022年逻辑机考，FPGA，数字IC，逻辑岗刷题必备
2021-10-18 00:23:41
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包含“静态时序分析（Static_Timing_Analysis）基础及应用.pdf“、“静态时序分析STA.pdf”、“系统设计中时钟、时序相关问题.pdf”
2021-10-15 21:53:19
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