定时器设计 基本要求： 最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。   在完成基本要求的基础上，可进一步增加功能、提高性能。   计时器已有数千年历史，从远古的日晷和漏壶到现在的时钟和秒表，计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。   本设计采用可编程芯片和VerilogHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性明显提高。   由于可编程芯片的频率精度可达到50MHz，因而计时精度很高。最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。在完成基本要求的基础上，可进一步增加功能、提高性能。   系统需要完成的主要功能是分频、校时、复位、计时、显示，将其分别实现。定时器的核心器件为EP2C35F672C6芯片，显示采用6个7段数码管，采用共阳接法。

自己写的代码：先通过计算机串口给FPGA发送读写控制代码，再发送地址，再根据这些数据，对EEPROM进行读或者写，并且把读出来的数据显示在数码管上，同时通过串口，发送到计算机上，并显示出来。

Verilog单周期CPU配套源码，两个压缩包一个是完整的工程，一个是可以直接导入的函数库，任选一个即可。关于本代码的详细解释请移步于本人博客：https://blog.csdn.net/Accelerato/article/details/86546751

程序共能是向固定文件夹下的TXT文件写入随机数据 不懂得加

本插件会将verilog、systemverilog等代码中的信号拓扑关系展示出来，在gvim中使用快捷方式就可以进行变量追踪。

Matlab代码verilog 具有资源优化架构构建工具的组合式BNN工具链。 论文的一部分：“（（Tadej Murovic，Andrej Trost），资源优化的组合式二元神经网络电路”->尚未出版。 构建用于二进制神经网络的组合Verilog电路的框架。 实现上述图像的主要文件是MATLAB文件FPGA_deployment_framework.m。 在其中，我们分为三个部分，分别为特定的边缘处理应用程序（影像，网络安全和高能物理）构建Verilog模型。 在运行之前，需要某些库和依赖项。 Matlab R2017a Python 2.7 茶野 千层面 Pylearn2 脾气暴躁的 麻辣 最新的python依赖版本应该可以使用。 如果有问题，请看一下。 这来自关于二进制神经网络的原始论文之一，从中获取了我们的python训练脚本（仅出于我们的目的进行了一些修改）。 对于我们而言，由于网络相对较小，因此不需要GPU。 可以通过修改脚本来支持GPU训练。 步骤1-2 文件cybersecurity_dataset_unswb15.m，hep_dataset_susy.m和Imagin

本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输 入，具有抢答倒计时功能，对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍 抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模 块化和层次化的思想，使设计十分简单，能够广泛应用于各种竞赛中

要求设计与实现基本功能部件、CPU各主要功能部件，并对CPU进行封装，将其与内存封装为计算机进行仿真测试。具体要求为： 1. 设计的CPU能够执行5条R型指令、5条I型指令、1条J型指令，每条指令的编码长度均为32位； 2. 指令类型有：加减运算类型add、sub、addiu、subu，比较类型slt、sltu，逻辑运算类型ori，访问存储器类型lw、sw，条件转移类型beq和跳转类型j； 3. 操作数有：寄存器操作数、立即数； 4. 采用给出的指令寄存器进行仿真，结果正确无误。

一整套Verilog代码，基于Xilinx平台，实现lzw压缩，有源码有技术文档

在FPGA内实现按键消抖的方法多种多样，但是最简单的是采用移位寄存器的方法进行消抖。