基于FPGA的DDS信号源的设计论文基于FPGA的DDS信号源的设计论文基于FPGA的DDS信号源的设计论文基于FPGA的DDS信号源的设计论文基于FPGA的DDS信号源的设计论文基于FPGA的DDS信号源的设计论文
2022-12-02 14:24:43 3.75MB 基于FPGA的DDS信号源的设计论文
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基于FPGA的波形发生器,可以产生正弦波、方波、三角波和PWM波,并支持开关切换模式,以及按键调解频率、相位和占空比的功能。
2022-12-02 11:45:14 28.56MB FPGA Verilog quartus
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xilinx pcie ip 英文版资料
2022-12-02 11:00:32 11.17MB xilinx fpga pcie
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Xilinx FPGA产品选型表,帮助你快速查找Xilinx 的FPGA产品,并根据需要选择合适的FPGA型号
2022-12-02 10:08:41 2.85MB Xilinx FPGA产品 选型表
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FPGA按键防抖,很好的,很详细,用的是verilog
2022-12-01 23:06:33 458KB FPGA 按键防抖
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一本很好的C语言fpga编程指导…… 将fpga定制升级为系统,可以用c语言编写fpga程序,能实现单步调试等功能!
2022-12-01 21:51:25 17.37MB c语言 FPGA编程
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山东大学FPGA实验参考与报告 实验三时序逻辑电路计数器设计
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赛灵思 Kintex UltraScal 系列 XCKU040-2FFVA1156l 差不多资料下载,内包含有自己的笔记,做的记号(英汉翻译)。用于自己学习。
2022-12-01 20:03:31 67.67MB FPGA XCKU040-2FFVA115 KintexUltraScal
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基于FPGA的60进制计数器 实现功能: 基于FPGA的60进制计数器实验 部分代码: Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ clk1KHZ,clk1HZ:buffer STD_LOGIC); END clkdiv; --//======================================= architecture behave of clkdiv is begin
2022-12-01 20:00:39 313KB FPGA 60进制计数器
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Stratix IV GX 开发套件HSMC_breakout_header原理图和PCB源文件,assembly、layout、schematic
2022-12-01 19:36:41 3.84MB Stratix4 FPGA Altera 开发套件
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