基于verilog的AMI协议,含modelsim仿真。 输入八位数据，输出AMI协议数据

使用LFSR和CASR构成随机数或随机信号发生器；Verilog实现

详细介绍了如何使用赛灵思公司的DDR3 ip核进行设计，由浅入深，面面俱到，只要看完这篇文档应该可以上手了，资源很不错，如果有问题可以留言给我，我最近也在研究DDR3的开发设计，下一步准备写一些测试程序上传，希望大家捧场。

verilog数字系统设计教程夏宇闻第二版答案.pdf

基于Matlab与VerilogHDL的FIR滤波器设计与实现

Verilog 数字系统设计完整全套教学课件.ppt

定时器设计 基本要求： 最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。   在完成基本要求的基础上，可进一步增加功能、提高性能。   计时器已有数千年历史，从远古的日晷和漏壶到现在的时钟和秒表，计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。   本设计采用可编程芯片和VerilogHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性明显提高。   由于可编程芯片的频率精度可达到50MHz，因而计时精度很高。最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。在完成基本要求的基础上，可进一步增加功能、提高性能。   系统需要完成的主要功能是分频、校时、复位、计时、显示，将其分别实现。定时器的核心器件为EP2C35F672C6芯片，显示采用6个7段数码管，采用共阳接法。

自己写的代码：先通过计算机串口给FPGA发送读写控制代码，再发送地址，再根据这些数据，对EEPROM进行读或者写，并且把读出来的数据显示在数码管上，同时通过串口，发送到计算机上，并显示出来。

Verilog单周期CPU配套源码，两个压缩包一个是完整的工程，一个是可以直接导入的函数库，任选一个即可。关于本代码的详细解释请移步于本人博客：https://blog.csdn.net/Accelerato/article/details/86546751

程序共能是向固定文件夹下的TXT文件写入随机数据 不懂得加