通过555芯片产生脉冲，74ls90为二五十进制计数器，74ls47做译码器。

10进制计数器 vhdl程序 quartus仿真 带进位复位功能

1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

参考别人的想法设计的一个循环整数计数器，上升沿触发，到达最高值之后自动返回最小值。使用时，需将constant设置成你需要的最大值，然后将触发式积分器的上下限分别射程需要的就好。其中上限=constant

VHDL Quartus 计数器 秒表 完整程序及仿真文件

可编程的计数器/定时器是为了方便计算机系统的设计和应用而研制的，很容易和系统总线连接。它综合了软件定时和硬件定时的双重优点，定时时间很容易地通过软件设置和改变，定时过程通过硬件实现，当定时时间到时，可输出时间信号，由于计数器/定时器一般具有连续工作的功能，所以可以输出速率波，并具有分频功能。因此它可以满足各种不同的定时和计数要求，在各种计算机系统的设计中得到了广泛的应用。（从同学那儿弄来的，供学习交流）

这类代码对于我们初次接触FPGA的学生有很大的帮助。

1、发光器件和接收器件之间的距离大于一米； 2、有抗干扰技术，防止由于抖动产生的误计数； 3、每计数100，用等闪烁2s指示一下； 4、LED数码显示计数器。

60进制加计数 VHDL QuartusII仿真 可自由更改进制

用80C51内部定时器1，按方式1工作，即作为16位定时器使用，每0.05秒钟T1溢出中断一次。P1口的P1.0-P1.7分别接八个发光二极管。要求编写程序模拟一时序控制装置。开机后第一秒钟L1，L3亮，第二秒钟L2，L4亮，第三秒钟L5，L7亮，第四秒钟L6，L8亮，第五秒L1，L3，L5，L7亮，第六秒钟L2，L4，L6，L8亮，第七秒钟八个二极管全亮，第八秒钟全灭，以后又从头开始，L1，L3亮，然后L2，L4亮......一直循环下去。