针对传统出租车计费系统硬件电路复杂、资源扩展有限,不利于系统整体功能升级的缺点,为研究更适应现实需要的计价器设计需求,采用FPGA技术的设计方法,提出了一种更适应生活需求的车辆计费系统,其中包括系统的硬件设计、软件设计以及系统仿真测试。该计费系统应用自顶而下的设计思想,以FPGA芯片CycloneⅣ4CE115微处理器为核心,完善外围电路并进行扩展,通过Atera公司的QuartusⅡ软件,利用verilog语言编程,调用Modelsim仿真工具对系统各个模块进行综合仿真验证,重点对测试代码test-bench进行论述,最终将调试优化好的程序下载到FPGA芯片中模拟测试结果。实验结果表明:该系统完成了计程、计时、计费和译码动态扫描的功能,成本低,设计灵活,操作简单。研究认为,由于FPGA具有高密度、可编程及有强大的软件支持特点,通过修改Verilog语言,可扩展更多的计费系统功能,具有一定的实际应用价值。

经典verilog程序与测试仿真程序，非常适合各类选手积累经验。 从简单的加法器到各种计数器、状态机、编码器，还有交通灯控制器等实例，种类繁多，应有尽有。

1、FPGA --- XILINX ； 2、DDR4 ---MT40A512M16； 3、DDR4读写测试已经验证完成，功能正常。 4、开发环境：vivado18.3;

在vivado2019.2平台中通过verilog实现图像的FPGA读写功能 +提供代码操作视频 运行注意事项： 使用vivado2019.2或者更高版本测试，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

利用两个RAM设计一个乒乓RAM (仿真或硬件验证都可以）（航工大版）

硬件描述语言(HDL)类似于计算机高级程序设计语言(如C语言等),它是一种以文本形式来描述数字系统硬件结构和功能的语言,用它语言可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为)。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理,计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合。

硬件描述语言(HDL)类似于计算机高级程序设计语言(如C语言等),它是一种以文本形式来描述数字系统硬件结构和功能的语言,用它语言可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为)。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理,计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合。

用Verilog语言设计的电子琴。用ALTERA公司的产品，Quartus软件进行综合后的整个工程

采用verilog语言 生成m序列 用用一位寄存器原理

FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示） 本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。 详情请见课程设计专栏博文