学习Clifford_E论文之后完成的异步FIFO，可以完成异步时钟下的数据同步

本代码模块是FIRST IN FIRST OUT 环形Buffer技术实现模块。是作者应用于嵌入式底层程序，上位机模块多个项目的成功模块案例。用C语言编写，可以应用于C++/C程序里。 该模块就包含两个文件，使用简单灵活方便。

fifo的使用，在Altera的开发工具

FPGA片内FIFO实例，对FPGA片内FIFO进行读写测试

引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。 （文中给出了两种解决方法，共4页，有彩图。个人推荐阅读）

sync_fifo.zip，博客对应同步FIFO接口源码（RTL和TB），附带tcl文件，用VCS直接加载即可得到和博客里面一样排序的波形图

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

HAL库串口空闲中断+DMA+FIFO实现

FPGA里面三种存储器（RAM+ROM+FIFO）实战代码，可结合我的原创博客使用

Visual Studio 2019 功能 (1) 输入一个逻辑页面访问序列和随机产生逻辑页面访问序列，由四个线程同时完成每个算法； //(2) 能够设定驻留内存页面的个数； (3) 能够随机输入存取的逻辑页面的页号序列； (4) 能够随机产生存取的逻辑页面的页号序列； //(5) 能够设定页号序列中逻辑页面个数和范围； (6) 提供良好图形界面，同时能够展示四个算法运行的结果； (7) 给出每种页面置换算法每个页面的存取时间； (8) 能够将每次的实验输入和实验结果存储起来，下次运行时或以后可查询； (9) 完成多次不同设置的实验，总结实验数据，看看能得出什么结论。