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跨时钟域问题(Clock Domain Crossing)
跨时钟域问题(Clock Domain Crossing)
上传者:
handong1587
|
上传时间: 2022-09-04 10:49:32
|
文件大小: 149KB
|
文件类型: DOC
跨时钟域
FPGA
FIFO
异步传输
引言:设计者有时候需要将处于两个不同时钟域的系统对接,由于接口处是异步(会产生setuptime 和holdtime violation,亚稳态以及不可靠的数据传输)的,因此处理起来较同步逻辑更棘手,需要寻求特殊处理来进行接口界面的设计。 (文中给出了两种解决方法,共4页,有彩图。个人推荐阅读)
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