搜索【无fifo】的结果

cy7c68013a slave fifo

本程序主要用来进行cy7c68013a，即EZ-USB的从模式数据传输，只要直接把hex文件下载到芯片中去，然后再上位机机上进行数据的读取即可。

2022-09-21 17:06:55 27.91MB slave fifo

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fifo.zip_asynchronous fifo_fifo_wwymm_同步_数据异步

学习Clifford_E论文之后完成的异步FIFO，可以完成异步时钟下的数据同步

2022-09-20 09:01:14 3KB asynchronous_fifo fifo wwymm 同步

环形Buffer模块程序

本代码模块是FIRST IN FIRST OUT 环形Buffer技术实现模块。是作者应用于嵌入式底层程序，上位机模块多个项目的成功模块案例。用C语言编写，可以应用于C++/C程序里。该模块就包含两个文件，使用简单灵活方便。

2022-09-19 17:59:24 3KB FIFO 环形缓冲

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FIFO.zip_ALTERA FIFO

fifo的使用，在Altera的开发工具

2022-09-15 09:01:50 21KB altera_fifo

FIFO.zip_7系列FPGA中FlFO_fpga_fpga FIFO_fpga fifo实例_quartus II

FPGA片内FIFO实例，对FPGA片内FIFO进行读写测试

2022-09-15 09:01:43 3.39MB 7系列fpga中flfo fpga fpga_fifo fpga_fifo实例

跨时钟域问题(Clock Domain Crossing)

引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。（文中给出了两种解决方法，共4页，有彩图。个人推荐阅读）

2022-09-04 10:49:32 149KB 跨时钟域 FPGA FIFO 异步传输

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sync_fifo.zip，博客对应同步FIFO接口源码（RTL和TB）

sync_fifo.zip，博客对应同步FIFO接口源码（RTL和TB），附带tcl文件，用VCS直接加载即可得到和博客里面一样排序的波形图

2022-09-03 16:37:05 6KB 同步FIFO 源码

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异步fifo乒乓操作RTL设计

1、设计了一个异步模块，该模块可以自定义数据位宽与数据深度，且可以输出可读数据数与已写数据数，当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器，当然在此基础上你也可以进行扩展与沿伸。 3、注意：此设计的读时钟应该比写时钟要快，否则会丢失一部分数据。

2022-08-23 18:07:25 93KB verilog fpga

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HAL库串口空闲中断+DMA+FIFO实现

2022-08-16 15:54:42 9.2MB HAL STM32 F7 DMA

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2022-08-07 09:55:26 39.3MB fpga

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