这是一个基于 Microchip PIC16C57 功能实现的 RISC CPU 设计。指令系统采用了精简指令集架构，指令集数量为 33 个，总线结构采用了数据总线（8 位）和指令总线（12 位）独立分开的哈佛架构。通过搭建仿真平台和编写测试程序，验证了本设计能够正确地执行一系列的测试任务。

多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。

基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

他是在99999999计数器的基础上做出来的频率计，它的功能是测量频率

通过Verilog语言实现BCH解码，解码输出为8位。该解码部分的实验能够在Cyclone系列的产品中运行成功。

Pipeline-processor：基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器，采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断（提前判断也可以），在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断，并取消 IF 阶段指令。 分支和跳转指令做如下扩充：分支指令（ beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设，可以根据设定周期产生外部中断，通过该定时器触发

本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码，采用自顶而下的设计方法对代码进行综合、适配、功能仿真，最后下载入Cyclone EP2C5T144的FPGA核心板，实现了数字时钟的设计要求。

基于FPGA的SHA-256密码处理器 抽象的 现场可编程门阵列（FPGA）在密码学中具有很大的优势。 我们使用Xilinx Spartan III XSA-S FPGA器件实现了加密处理器。 加密处理器设计能够在计算该处理器所需算法的过程中保持硬件的连击速度。 我们开发的加密处理器比英特尔的双核处理器快约20倍。 该加密处理器可以用作数据身份验证器和许多其他软件相关的安全应用程序。 关键字：1_Block：512位，填充：包含原始数据后的额外数据，解析：将数据划分为1_Block 介绍 FPGA的使用在加密处理器的性能方面具有至关重要的优势。 与专用集成电路（ASIC）相比，FPGA在密码学的使用方面提供了更大的灵活性，其中包括以下原因： FPGA可以在现场进行重新配置，因此与ASIC相比，它的工作轻松得多。 2）发布后，如果供应商提供了新的更新，则使用者可以更新其设备，以满足最新要求

基于verilog语法，实现了三段式状态机的描述，三个不同always的描述很直观

代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。