中国科学院研究生院 随机过程 习题答案 孙应飞
2023-01-13 23:21:01 281KB 中科院 随机过程 习题答案 孙应飞
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java 面试题59道(含参考答案).十分详细,希望对大家的面试或者平时的学习有用。
2023-01-12 11:18:56 57KB java 面试题
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计算机操作系统【第一章】 1. 设计现代OS的主要目标是什么? 方便性,有效性,可扩充性和开放性. 2. OS的作用可表现为哪几个方面? a. OS作为用户与计算机硬件系统之间的接口; b. OS作为计算机系统资源的管理者; c. OS作为扩充机器. 3. 试说明推动多道批处理系统形成和发展的主要动力是什么? 不断提高计算机资源利用率和系统吞吐量的需要; 4. 何谓脱机I/O和联机I/O?
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Web前端初级Web前端初级 单择题+多选提+对错题+大题(填空题)大题有材料 Web前端开发初级理论考试_V1.0.docx Web前端开发初级实操考试_V1.0.docx Web前端开发初级实操考试_V1.0.docx 实操题素材 第一题 第二题 第三题 第四题 第五题
2023-01-11 10:36:21 3.42MB Web前端初级 模拟题
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实践是检验真理的唯一标准,通过不断的练习4Clojrue的题目加深对Clojure知识的理解和运用
2023-01-10 15:21:22 115KB 4Clojure 4Clojure答案 4Clojure题目
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是浙江大学信电系射频课程讲义的答案,外部没有的资料。讲义是学院内部自己编写的,因此在其他地方找不到答案的。
2023-01-10 11:44:41 1.75MB 射频通信 讲义 答案
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RISC_CPU是一个复杂的数字逻辑电路,但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件: 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号, 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令,同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示: CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET
2023-01-09 20:50:48 1.73MB FPGA Verilog 夏宇闻
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CS 面试题目总结 本仓库主要总结 CS 专业面试大厂时可能遇到的问题,主要包括 C++、数据结构、算法题目、操作系统、计算机网络、数据库等,具体题目以一问一答的方式给出,题目的答案参考了许多 github 开源仓库和博客,这里仅供参考。建立这个项目的初心主要是留待自己备查以及服务于广大和我一样奋斗在找工作路上的程序猿们,我会持续更新本仓库,但我个人的力量终归是有限的,也希望大家能够帮忙完善这个仓库。如果您遇到过其它的面试问题,欢迎给我提 Pull Request。如果您发现我的回答有错误,也欢迎您通过提 Issue 的方式指出,谢谢! 最后祝大家都能拿到满意的 offer,冲冲冲!!! 插件 建议使用新版 Edge 浏览器或 chrome 浏览器浏览本仓库并安装以下 chrome 插件: :对打开的 Github 代码仓库,像 IDE 一样提供项目目录自动生成一个仓库目录树侧边栏,通过这
2023-01-09 15:26:45 33KB
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思科网络学院第一学期第二章章节测试答案,答案正确
2023-01-09 13:39:53 565KB 思科第二章
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