并行多通道DDS频率合成器的研究,张骁勇,唐宗熙,分析了并行多通道DDS频率合成器的原理,介绍了并行多通道DDS频率合成器的应用。采用HP ADS和ADIsimPLL仿真软件对一个并行多通道DDS频率合��
2021-12-02 10:15:38 338KB 并行DDS;多通道; 相位噪声;宽带
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介绍了ADF4350锁相频率合成器的内部结构,在此基础上,分析和探讨了ADF4350锁相频率合成器的基本原理和工作特性。结合ADF4350的工作特性,给出了一种用AVR单片机控制ADF4350锁相频率合成器的频率源设计方法。对于环路滤波器,运用ADIsimPLL软件进行仿真和设计。通过对锁相环硬件电路的调试和编写相关单片机控制程序,实现了一个性能较好的频率源。
2021-11-28 10:36:34 283KB 工程技术 论文
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锁相环频率合成器的设计与实物图的链接,以及仿真。
2021-11-11 17:45:31 1.08MB 锁相环 频率合成
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verilog HDL 编写的DDS(数字频率合成)模块,有注释 DDS 波形发生 Verilog 数字频率合成 Xilinx
2021-11-04 11:43:00 3KB DDS 波形发生 Verilog 数字频率合成
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针对传统直接数字频率合成(DDS)算法存在的幅度量化误差、相位截断误差问题,提出了一种混合利用信号对称性+Sunderland构造对数据ROM进行压缩的方法,用来增大数据ROM的存储量,同时采用改进型相位抖动注入法抑制相位截断误差。硬件电路部分设计了幅频校正电路,对信号进行校正,保证了信号幅度的稳定输出。测试结果表明,信号发生器可以输出高速、稳定、低衰减、低杂散的任意波形,输出信号频率范围为1 MHz~30 MHz,幅度峰峰值为40 mV~6.7 V。
2021-10-29 16:10:19 519KB 直接数字频率合成
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generator;amplitude modulatin(AM);frequency modulation(FM);control/direct digital synthesizer(DDS);AD9851
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以Altera公司的Quartus Ⅱ 7.2作为开发工具,研究了基于FPGA的DDS IP核设计,并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件,结合32位嵌入式CPU软核Nios II,构成可编程片上系统(SOPC),利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成,利用 SOPC技术,在一片 FPGA 芯片上实现了整个信号源的硬件开发平台,达到既简化电路设计、又提高系统稳定性和可靠性的目的。
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基于matlab的直接数字频率合成DDS的仿真.doc
2021-10-06 11:08:49 382KB 文档
现代频率合成技术课程设计—基于MATLAB的DDS设计与仿真.doc
2021-10-06 11:08:42 424KB 文档
这是 PLL 建模示例的集合,包括连续时间和离散时间。 它包括整数和分数 N、双模数、SERDES 时钟恢复,以及设计流程中的设计序列。
2021-09-23 15:08:27 1.35MB matlab
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