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### 电子科技大学计算机组成原理实验课1-实验4：中小规模时序逻辑设计 #### 实验背景及目标 本实验是电子科技大学计算机组成原理课程的一部分，主要针对中小规模时序逻辑设计这一主题展开实践教学。实验的目标是让学生通过具体操作熟悉和掌握74x161计数器的功能及其应用，尤其是如何利用该计数器实现不同模值的计数器设计。通过本实验，学生可以深入理解时序逻辑电路的基本原理，并能够运用这些原理来解决实际问题。 #### 实验重点内容解析 **1. 74x161计数器的逻辑功能** - **异步清零**: 当CLEAR端口接收到低电平(0)时，无论其他输入端的状态如何，计数器都会被清零。 - **同步并行置数**: 在时钟脉冲的上升沿到来时，如果LOAD端口处于低电平(0)，则计数器会将并行输入端D、C、B、A的数据加载到计数器中。 - **二进制同步加法计数**: 当CLEAR端口处于高电平(1)，LOAD端口也处于高电平(1)，且Enable P和Enable T都处于高电平(1)时，计数器会根据输入的时钟脉冲信号进行加法计数。 - **保持功能**: 当COUNT端口处于高电平(1)，LOAD端口也处于高电平(1)，但Enable P或Enable T之一处于低电平(0)时，计数器将保持当前状态不变。 **2. 实验内容分析** - **测试单个74x161计数器**: 使用1Hz时钟信号作为输入，通过LED灯显示计数器的状态变化，验证其基本逻辑功能。 - **级联两片74x161实现模256计数器**: 通过将一片计数器的进位输出(RCO)连接到另一片计数器的时钟输入(CLK)，从而实现模256计数器的设计。 - **实现模6和模10计数器**: 通过对74x161计数器的适当修改，如使用非门、或门等小规模逻辑门电路，设计出特定模值的计数器。 - **实现模60计数器**: 将两个不同模值的计数器级联起来，一个负责模6计数，另一个负责模10计数，最终通过适当的电路连接实现模60计数器。 **3. 实验原理详解** - **74x161计数器的逻辑功能**: - **Clock**: 时钟脉冲输入端，通常在上升沿触发计数操作。 - **CLEAR**: 异步清零端，当此端为低电平时，计数器会被清零。 - **LOAD**: 同步置数端，用于加载数据。 - **Enable P/Enable T**: 计数器工作状态控制端，用于控制计数器的工作模式。 - **D~A**: 数据输入端，用于同步置数操作。 - **RCO**: 进位信号输出端，用于级联多个计数器。 - **QD~QA**: 输出端，表示计数器的当前状态。 - **实验设计要点**: - **级联设计**: 通过将一个计数器的进位输出连接到下一个计数器的时钟输入来实现更高模值的计数器。 - **非门、或门等小规模逻辑门的应用**: 在设计特殊模值的计数器时，可以使用这些逻辑门来改变计数器的行为，例如在达到特定值时重置计数器。 - **组合逻辑设计**: 根据所需计数器的功能，设计合适的逻辑电路来满足需求。 **4. 实验器材** - 数字逻辑实验箱 - 74HC04（非门） - 74HC32（或门） - 74HC00（与非门） - 74HC86（异或门） - 74HC153（数据选择器、多路复用器） - 74HC161 计数器 2 片 **5. 实验步骤** - **查阅资料**: 查阅74x161的数据手册，了解其功能。 - **连接电路**: 根据实验内容连接输入和输出导线。 - **观察结果**: 观察指示灯的显示是否符合预期。 - **组合逻辑设计**: 设计输出的与或式，根据实验箱上的实际芯片进行逻辑表达式的变换。 - **测试功能**: 测试电路是否完成了相应的逻辑功能。 **6. 实验数据记录** - 对于每种计数器的设计，都需要记录实际的测试数据，并与理论值进行对比。 **7. 结论** 通过本次实验，学生不仅掌握了74x161计数器的基本功能和使用方法，还学会了如何利用该计数器和其他逻辑门设计出不同模值的计数器。此外，实验还锻炼了学生的实践能力和逻辑思维能力，为进一步学习更复杂的时序逻辑电路打下了坚实的基础。

### 电子科技大学计算机组成原理实验课1—实验3：Verilog组合逻辑设计 #### 实验概述 本次实验主要围绕组合逻辑电路的设计与实现展开，利用Verilog硬件描述语言结合ISE软件进行具体操作。通过三个典型实例——3-8译码器、4位并行进算加法器以及两输入4位多路选择器的设计与仿真，深入理解组合逻辑电路的工作原理及其在实际应用中的重要性。 #### 实验目的 1. 掌握使用ISE软件进行硬件电路设计的基本流程。 2. 熟悉Verilog语言，并能够运用其完成组合逻辑电路的设计。 3. 学会编写仿真测试代码，验证电路功能的正确性。 #### 实验内容详解 ##### 1. 3-8译码器的设计与实现 - **原理**：3-8译码器是一种常见的数字电路组件，用于将三位二进制输入转换为八个独立的输出线之一。当输入特定的三位二进制码时，对应的输出线被激活，其余输出线保持非活动状态。本次实验使用的74x138译码器是一种输出低有效的3-8译码器，即当输入有效时，输出端中仅有一个为低电平(0)，其他均为高电平(1)。 - **真值表**： | G1 | G2A_L | G2B_L | C | B | A | Y7_L | Y6_L | Y5_L | Y4_L | Y3_L | Y2_L | Y1_L | Y0_L | |----|-------|-------|---|---|---|------|------|------|------|------|------|------|------| | x | 1 | x | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | x | 1 | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | ...| ... | ... |...|...|...| ... | ... | ... | ... | ... | ... | ... | ... | - **函数表达式**： - \(Y0_L=(G \cdot C’ \cdot B’ \cdot A’)\) - \(Y1_L=(G \cdot C’ \cdot B’ \cdot A)\) - \(Y2_L=(G \cdot C’ \cdot B \cdot A’)\) - \(Y3_L=(G \cdot C’ \cdot B \cdot A)\) - \(Y4_L=(G \cdot C \cdot B’ \cdot A’)\) - \(Y5_L=(G \cdot C \cdot B’ \cdot A)\) - \(Y6_L=(G \cdot C \cdot B \cdot A’)\) - \(Y7_L=(G \cdot C \cdot B \cdot A)\) - **逻辑电路图**：根据上述函数表达式，绘制出3-8译码器的逻辑电路图。 ##### 2. 4位并行进位加法器的设计与实现 - **原理**：并行进位加法器是一种能够同时计算多位数字加法的组合逻辑电路。4位并行进位加法器由多个一位全加器级联而成，每个全加器接收两个输入位及一个来自低位的进位位，并产生一个输出位和一个新的进位位。本次实验中，进位生成函数和进位传递函数分别为\(G_n = A_nB_n\)和\(P_n=A_n+B_n\)。 - **函数表达式**： - 进位生成函数：\(G_n = A_nB_n\) - 进位传递函数：\(P_n=A_n+B_n\) - 进位信号：\(C_n=G_n+P_nC_{n-1}\) - 结果信号：\(S_n=C_{n-1}⊕(A_n⊕B_n)\) - **逻辑电路图**：根据以上公式，设计出4位并行进位加法器的逻辑电路图。 ##### 3. 两输入4位多路选择器的设计与实现 - **原理**：多路选择器是一种可以根据控制信号从多个输入中选择一个输出的组合逻辑电路。本实验中的2输入4位多路选择器有两条数据输入通道和一条控制信号输入，根据控制信号的不同选择一条数据通道作为输出。 - **真值表**： | D0 | D1 | S | Y | |----|----|---|---| | 0 | 0 | 0 | 0 | | 0 | 0 | 1 | 0 | | 0 | 1 | 0 | 0 | | 0 | 1 | 1 | 1 | | 1 | 0 | 0 | 1 | | 1 | 0 | 1 | 0 | | 1 | 1 | 0 | 1 | | 1 | 1 | 1 | 1 | - **函数表达式**：\(Y = S' \cdot D_0 + S \cdot D_1\) - **逻辑电路图**：根据上述真值表和函数表达式，绘制出两输入4位多路选择器的逻辑电路图。 #### 实验器材 - PC机 - Windows XP操作系统 - Xilinx ISE 14.7开发工具 #### 实验步骤 1. **建立新工程**：在ISE软件中创建新的工程项目。 2. **原理图或代码输入**：根据实验内容，使用Verilog语言编写相应的电路设计代码。 3. **设计仿真**：编写仿真测试代码，对电路进行功能验证。 #### 关键源代码 - **74X138 译码器** - **设计代码**：直接在ISE中输入3-8译码器的Verilog代码。 - **仿真测试代码**：编写测试代码，设置不同的输入值并观察输出变化。 - **仿真结果**：通过仿真结果分析译码器的功能是否正确。 - **4位并行进位加法器 74X283** - **设计代码**：使用Verilog语言编写4位并行进位加法器的代码。 - **仿真测试代码**：编写测试代码，验证加法器的功能正确性。 - **仿真结果**：通过仿真结果分析加法器的功能是否正确。 通过这次实验，学生不仅能够掌握Verilog语言的基本语法，还能深入了解组合逻辑电路的设计原理和工作方式，为进一步学习更复杂的数字系统设计打下坚实的基础。

### 电子科技大学计算机组成原理实验课1-实验5：Verilog时序逻辑设计 #### 实验概述 本次实验是电子科技大学计算机组成原理课程中的一个重要环节，主要目标是通过实际操作来掌握时序逻辑电路的设计方法，特别是使用Verilog硬件描述语言进行设计与仿真的过程。实验分为五个主要部分，包括边沿D触发器74x74、4位通用移位寄存器74x194、3位最大序列长度线性反馈移位寄存器（LFSR）、4位同步计数器74x163以及基于74x163设计的1Hz数字信号发生器。 #### 实验目的 1. **理解并掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194的工作原理。** 2. **使用Verilog语言对这些基本组件进行设计与仿真。** 3. **设计一个3位LFSR计数器，并实现其功能。** 4. **设计一个1Hz数字信号发生器，作为LFSR计数器的时钟信号。** #### 实验内容详解 **1. 边沿D触发器74x74** - **工作原理**：边沿D触发器是一种基本的存储单元，具有置位和清零功能。当CLK（时钟信号）上升沿到来时，根据D输入的状态更新输出Q的状态。 - **Verilog设计**：使用Verilog代码描述该触发器的行为。例如，下面给出了一个简单的边沿D触发器的Verilog实现： ```verilog `timescale 1ns / 1ps module D(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L; output Q, QN; wire w1, w2, w3, w4; nand(w1, PR_L, w2, w4); nand(w2, w1, CLR_L, CLK); nand(w3, w2, CLK, w4); nand(w4, w3, CLR_L, D); nand(Q, PR_L, w2, QN); nand(QN, Q, w3, CLR_L); endmodule ``` **2. 4位通用移位寄存器74x194** - **工作原理**：4位通用移位寄存器允许数据按照指定的方向（左移或右移）移动，并可以通过不同的控制信号进行串行或并行加载数据。 - **Verilog设计**：使用Verilog描述74x194的逻辑行为。例如，可以使用如下的Verilog代码实现： ```verilog `timescale 1ns / 1ps module shift_register(DS, SH_LDS, MR, QS, QD); input [3:0] DS; input SH_LDS, MR; output reg [3:0] QS, QD; always @(posedge SH_LDS or posedge MR) begin if (MR) begin QS <= 0; QD <= 0; end else begin QS <= DS; QD <= QS << 1; end end endmodule ``` **3. 3位LFSR计数器** - **设计原理**：LFSR是一种特殊的移位寄存器，通常用于生成伪随机数序列。在这个实验中，需要设计一个3位的LFSR计数器。 - **Verilog设计**：利用上面提到的4位通用移位寄存器74x194和一些额外的逻辑门来构建3位LFSR计数器。设计时需要考虑反馈路径的构造。 **4. 4位同步计数器74x163** - **工作原理**：同步计数器能够在时钟信号的作用下递增计数。 - **Verilog设计**：使用Verilog语言实现74x163的功能。例如，可以使用以下代码： ```verilog `timescale 1ns / 1ps module counter(CLK, LD, ENP, Q, CO); input CLK, LD, ENP; output reg [3:0] Q; output reg CO; always @(posedge CLK or posedge LD) begin if (LD) begin Q <= 4'b0000; end else if (ENP) begin Q <= Q + 1; end end assign CO = (Q == 4'b1111); endmodule ``` **5. 1Hz数字信号发生器** - **设计原理**：利用74x163和其他小规模逻辑门设计1Hz的数字信号发生器。假设输入为100MHz，需要设计一个分频器来将频率降低到1Hz。 - **Verilog设计**：设计一个分频器，将100MHz的输入时钟信号分频为1Hz。这通常涉及多个计数器级联和适当的控制逻辑。 #### 实验总结 本次实验不仅让学生掌握了基本时序逻辑电路的设计方法，还学会了如何使用Verilog语言进行电路设计和仿真。通过具体的实验任务，学生能够深入理解各种时序逻辑元件的工作机制，并将其应用于实际的电路设计中。这对于未来从事计算机组成原理相关领域的学习和研究都是非常有帮助的。

微信小程序是一种轻量级的应用开发框架，由腾讯公司推出，主要应用于移动端，提供丰富的API和组件，方便开发者快速构建和发布应用。在这个场景中，我们关注的是微信小程序中的多语言支持，尤其是英语、汉语和维吾尔语之间的切换。实现这一功能对于提升用户体验，尤其是针对多语言用户群体的应用至关重要。 在微信小程序中实现语言切换，首先需要理解其本地化（Localization）机制。本地化是程序设计中的一种策略，使得软件可以根据用户的地域、文化和语言进行适应。在微信小程序中，本地化通常通过JSON文件来实现，每个语言对应一个JSON文件，存储着应用程序中的所有字符串资源。 例如，我们可以创建三个JSON文件：`en.json`（英语），`zh-Hans.json`（简体中文），和`ug.json`（维吾尔语）。在这些文件中，键表示字符串标识，值则是对应语言的字符串内容。例如： ```json // en.json { "welcome": "Welcome", "settings": "Settings" } // zh-Hans.json { "welcome": "欢迎", "settings": "设置" } // ug.json { "welcome": "خوش كيلىش", "settings": "تىغلىق" } ``` 接下来，我们需要在小程序的代码中动态加载对应的JSON文件。当用户选择或系统自动检测到语言变更时，可以调用微信小程序的`wx.getLocale()`方法获取当前语言环境，然后使用`wx.getStorageSync`或`wx.setStorageSync`来读写本地存储，保存用户的语言选择。 在页面或组件的生命周期方法中，我们可以根据用户的语言设置来动态更新界面文字。例如，在`onLoad`或`onShow`方法中： ```javascript Page({ data: { locale: wx.getStorageSync('locale') || 'zh-Hans', }, onLoad: function() { this.setData({ locale: this.data.locale }); }, // ... }) ``` 在页面的模板中，我们可以使用`wx:i18n-t`指令结合`wx:if`或`wx:elif`条件渲染来显示不同的文本： ```html Welcome خوش كيلىش ``` 此外，为了实现维语与汉语之间的互译，你可能需要引入第三方翻译API，如腾讯云的智能翻译服务。在用户触发翻译操作时，调用API将文本从一种语言翻译成另一种语言，并显示在界面上。请注意，这会涉及到网络请求，因此需要在小程序的合法域名列表中配置翻译服务的URL。 总结一下，实现微信小程序中的语言切换和翻译功能，主要涉及以下几个步骤： 1. 创建对应语言的JSON文件，存储字符串资源。 2. 根据用户语言设置动态加载JSON文件。 3. 使用模板指令结合数据绑定显示不同语言的文本。 4. 如果需要实时翻译功能，可以集成第三方翻译API，处理网络请求并显示翻译结果。 这个源码示例应该包含了以上步骤的实现，可以帮助开发者轻松地在微信小程序中添加多语言支持，包括英汉、维汉之间的切换。

最新版本，支持32/64位，.net最新版本。 支持多种编程语言二次开发。 完全自主开发，单机运行，数据绝对安全。 完全自主版权，用户二次开发版权有保证。 支持的文件格式包括：BMP、GIF、ICO、TGA、PCX、WBMP、WMF、JPEG、PNG、MNG、TIFF、JBIG、PNM,PPM,PGM、RAS，DXF ,DWF(4.0-6.0)、DWG(2.5-2005) 、IGS,　MIF,PLT,PRN, 1.普通几何算法：判断相交、垂直、平行、相切，包含等关系。计算交点，切点，夹角，投影点；裁剪，延伸，打断，平移，缩放，旋转，阵列（圆形、　 矩形），镜像，垂直水平缩放等。 2.曲线算法：二次样条线，三次样条线，贝塞尔曲线拟和算法；控制点算法等； 3.线型剖面线：线型算法，复合线型，兼容AutoCAD线型算法；剖面线算法，兼容AutoCAd剖面线算法； 4.长度面积体积算法：任意几何的长度，任意封闭区域的面积即几何体机拟和算法； 5.封闭区域算法：封闭区域的查找算法，查找最大封闭区域，查找最小封闭区域，封闭区域合并、分割，判断隶属关系，封闭区域的扩边，缩小等变换；

一．实验内容 MapReduce编程实践： 使用MapReduce实现多个文本文件中WordCount词频统计功能，实验编写Map处理逻辑、编写Reduce处理逻辑、编写main方法。 二．实验目的 1、通过实验掌握基本的MapReduce编程方法。 2、实现统计HDFS系统中多个文本文件中的单词出现频率。 三．实验过程截图及说明 1、在本地创建多个文本文件并上传到Hadoop： （1）创建本地存放文件的文件夹： （2）使用vim命令向文件里添加内容： （3）在Hadoop里创建存放文件的目录： （4）将本地的3个文件上传到Hadoop上： 2、编写java代码来操作读取文件并统计： （1）启动idea： （2）目录结构： （3）编写log4j.properties文件： （4）引入需要用到的依赖： 。。。。。。 ### 大数据实验四-MapReduce编程实践 #### 一、实验内容与目的 ##### 实验内容概述 本次实验的主要内容是使用MapReduce框架来实现WordCount词频统计功能，即统计HDFS（Hadoop Distributed File System）系统中多个文本文件内的单词出现频率。具体步骤包括： 1. **编写Map处理逻辑**：设计一个Map函数，负责读取输入文件中的每一行数据，将其拆分为单词，并为每个单词分配一个初始计数值（通常是1）。 2. **编写Reduce处理逻辑**：设计一个Reduce函数，对中间结果进行汇总，将所有相同单词的计数值相加，得到该单词在整个文件集合中的总出现次数。 3. **编写main方法**：设置MapReduce作业的配置信息，如指定输入输出路径、Mapper和Reducer类等，并启动作业执行。 ##### 实验目的 1. **掌握基本的MapReduce编程方法**：理解MapReduce的基本原理和编程流程，学会如何使用Java编写MapReduce程序。 2. **实现统计HDFS系统中多个文本文件中的单词出现频率**：通过实际操作，体验MapReduce在处理大数据集时的高效性。 #### 二、实验过程详解 ##### 1. 在本地创建多个文本文件并上传到Hadoop - **创建本地存放文件的文件夹**：首先在本地机器上创建一个文件夹用于存放即将上传至Hadoop的文本文件。 - **使用vim命令向文件里添加内容**：使用文本编辑器或Linux下的`vim`命令创建多个文本文件（例如words1.txt、words2.txt、words3.txt），并在这些文件中写入一些测试数据。 - **在Hadoop里创建存放文件的目录**：登录到Hadoop集群，使用`hadoop fs -mkdir`命令在HDFS上创建一个新的目录来存放即将上传的文件。 - **将本地的3个文件上传到Hadoop上**：使用`hadoop fs -put`命令将本地的测试文件上传到HDFS上指定的目录中。 ##### 2. 编写Java代码来操作读取文件并统计 - **启动IDEA**：打开IntelliJ IDEA或其他集成开发环境。 - **目录结构**：创建项目目录结构，通常包含src/main/java、src/main/resources等目录。 - **编写log4j.properties文件**：在资源目录下创建log4j配置文件，用于日志管理。 - **引入需要用到的依赖**：在项目的build.gradle或pom.xml文件中添加必要的Hadoop和MapReduce依赖。 - **编写Mapper处理逻辑**：定义一个Mapper类，继承自`org.apache.hadoop.mapreduce.Mapper`，重写`map()`方法，用于处理输入的文本数据并输出键值对（k表示单词，v表示计数值）。 - **编写Reducer处理逻辑**：定义一个Reducer类，继承自`org.apache.hadoop.mapreduce.Reducer`，重写`reduce()`方法，用于对相同键（单词）的所有值（计数值）进行汇总。 - **编写main函数驱动模块**：创建一个Driver类，用于配置MapReduce作业参数，并启动作业。 - **运行main函数方法**：在IDEA中运行Driver类的main方法，提交作业至Hadoop集群执行。 - **运行成功后查看输出文件内容**：作业完成后，在HDFS上指定的输出目录中查看统计结果。 #### 三、实验总结及心得体会 **实验总结**：通过本次实验，不仅掌握了MapReduce的基本编程方法，还了解了其在大数据处理领域的重要作用。MapReduce能够高效地处理大量数据，极大地提升了数据分析的速度和准确性。 **心得体会**： 1. **理解MapReduce的工作原理**：深入学习MapReduce的工作机制，理解其分布式计算的优势。 2. **实际编程经验积累**：通过编写MapReduce程序，积累了实际编程经验，熟悉了Hadoop和MapReduce的API。 3. **分布式计算的认识**：认识到分布式计算的局限性与优势，在实际应用中需要权衡数据规模和计算需求。 4. **Hadoop框架的理解**：对Hadoop框架有了更全面的认识，为进一步学习Hadoop生态系统打下基础。 5. **编程能力提升**：通过不断调试和优化代码，提高了编程技能和解决问题的能力。 本次实验不仅是一次技术上的尝试，更是对未来大数据处理技术和分布式计算领域的一次深入探索。

**内容概要**：本资源包提供了一个以端午节为主题的接粽子小游戏。该游戏通过简单的操作，玩家可以控制角色在屏幕底部左右移动，接住从天而降的粽子，得分越高获得的奖励越丰富。游戏包含完整的源码、详细的开发文档、部署和运行说明。 **适合人群**：对游戏开发感兴趣的初学者、想要学习基础游戏开发的编程爱好者、寻找节日主题游戏的开发者。 **能学到什么**： 1. 学习游戏开发的基本流程和方法。 2. 掌握使用HTML5、JavaScript、CSS等前端技术进行游戏开发。 3. 了解如何实现简单的物理碰撞检测和动画效果。 4. 学习游戏逻辑设计和得分系统的实现。 5. 提升前端开发技能，掌握更多关于图形和交互的技术。 **阅读建议**：建议读者先学习HTML5、JavaScript、CSS的基础知识，了解其语法和常用功能。然后，阅读项目提供的开发文档，了解接粽子游戏的设计思路和功能模块。详细阅读源码，学习每个功能模块的具体实现和代码逻辑。通过部署和运行游戏，进一步理解游戏开发的流程和技巧。在学习过程中，结合实际需求，尝试进行功能扩展和代码优化，提升自己的开发能力和项目管理水平。 通过本

Qt之音视频编程2：QtAV的使用例子

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