使用现场可编程门阵列来实现了反正切函数，使用16次迭代的cordic算法来实现三角函数，有一定的误差，如果想把精度提高，自己可以加多迭代次数
2023-02-15 11:10:32
9KB
1
根据伪 随机噪声 IPN)序列的相关特性 ，介绍一种 OFDM 系统中在时域利用 PN序列的循环相 关对信道进行
估计的算法 ，并利用周期序列的循环卷积特性对接收数据进行频域均衡 。最后列出其 FPGA设计流程和仿真图形。
2023-02-15 10:50:47
185KB
1
基于FPGA的数字电子时钟，采用verilog语言编写，引脚已经设置好，直接运行上传即可使用。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。
1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）；
2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位；
3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音；
4、通过按键设置闹钟功能，且自动停闹和手动操作停闹；
5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。
2023-02-14 19:42:52
8.91MB
1
NetFPGA-1G-CML： Kintex-7 FPGA开发板 用户手册.pdf
2023-02-14 19:22:15
1.11MB
1
为了充分利用USB2.0的带宽，解决数据传输时存在的速度瓶颈问题，提出了一种基于CY7C68013A的USB2.0高速接口设计方法。采用CY7C68013A的SLAVE FIFO工作模式，芯片内部CPU不参与数据传输，FPGA设计的外部控制电路直接读写芯片内部FIFO，有效避免了内部CPU参与数据传输时带来的时间开销，从而提高了传输速度。
2023-02-14 19:19:59
221KB
1
a) 并采用门级编程，实现4-bit无符号整数到浮点数转换；
b) 并采用RTL级编程，实现4-bit无符号整数到浮点数转换；
c) 分别对门级编程实现和RTL级编程实现的组合逻辑电路进行功能仿真；
d) 利用“实验板”对两种4-bit无符号整数到浮点数转换电路进行综合和实现，设定定点数输入和浮点数输出的人机接口，建议用4个LED灯表示输入值，操作开关或按动按钮后进行转换，用数码管显示有效位和幂指数；（任何合理的人机接口都是可以接受的）
2023-02-14 16:50:24
4.63MB
1