计算机组成原理_基于VHDL语言开发的16位CPU源代码,适用于计算机科学与技术A班的同学课程设计参考使用,可以相互学习,借鉴,共同进步。
2021-12-18 11:02:08 485KB 计算机组成原理
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组成原理用VHDL 实现四位加法器乘法器完整论文
2021-12-17 23:59:43 419KB 二进制 VHDL 加法器 乘法器
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数字电路课程设计、出租车计价器、VHDL语言、分频、maxplusII,易于理解。
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一个计数范围为0~9999的4位10进制动态扫描显示电路DTCNT9999的设计电路VHDL程序,内含仿真波形文件.vwf以及顶层原理图.bdf。
2021-12-17 16:18:49 5.91MB EDA技术学习 计数器电路 VHDL
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12进制计数器的VHDL程序设计
2021-12-17 09:10:17 159KB 12进制 计数器 VHDL程序设计
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vhdl设计的秒表程序 含有三个子模块 CNT10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT10 is port(count:out std_logic_vector(3 downto 0); cout:out std_logic; cin,rst,clk:in std_logic); end CNT10; architecture behavioral of CNT10 is signal counter:std_logic_vector(3 downto 0); begin process(clk,rst) begin if rst='1'then counter<="0000";cout<='0'; elsif clk'event and clk='1' then if cin='1' then if counter="1001"then counter<="0000";cout<='1'; else counter<=counter+"0001"; cout<='0'; end if; end if; end if; end process; count<=counter; end behavioral; CNT6 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT6 is port(count:out std_logic_vector(3 downto 0); cout:out std_logic; cin,rst,clk:in std_logic); end CNT6; architecture behavioral of CNT6 is signal counter:std_logic_vector(2 downto 0); begin process(clk,rst) begin if rst='1'then counter<="000";cout<='0'; elsif clk'event and clk='1' then if cin='1' then if counter="101"then counter<="000";cout<='1'; else counter<=counter+"001"; cout<='0'; end if; end if; end if; end process; count(2 downto 0)<=counter; count(3)<='0'; end behavioral; CLKGEN library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CLKGEN is port(CLK:in std_logic; NEWCLK:out std_logic); end CLKGEN; architecture one of CLKGEN is SIGNAL CNTER:INTEGER RANGE 0 TO 16#270F#; BEGIN PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1'THEN IF CNTER=16#270# THEN CNTER<=0; ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) BEGIN IF CNTER =16#270F# THEN NEWCLK<='1'; ELSE NEWCLK<='0'; END IF ; END PROCESS; END one;
2021-12-16 22:58:52 1.99MB vhdl、秒表
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FPGA源码包括串口网口LED灯SPI等等VHDL Verilog都有,很多例程和自己编写的代码
2021-12-16 19:29:03 54.75MB FPGA VHDL Verilo SPI
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spi VHDL通信编写 利用VHDL语言对spi通信进行编写
2021-12-16 18:58:00 4KB spi VHDL
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本设计灵感来源于文曲星上风靡一时的打地鼠游戏,旨在一方面作为娱乐游戏,同时可以锻炼人的反应速度。游戏开始后4*4的点阵中每隔一定秒数(由设计难度决定)会随机点亮一盏,以供选手进行游戏。当一盏灯点亮时,在下一盏灯亮之前按下对应的键盘即可得分,否则失分。游戏开始时难度初始值可设定,随后进行一分钟倒计时,一旦为0游戏结束。 在规定时间内得分最高者胜出。
2021-12-15 21:22:34 205KB 打地鼠游戏设计程序VHDL
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六路抢答器 实现抢答报警 违规处理的实现
2021-12-15 19:38:24 664B 抢答器
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