很简单的给予Verilog的Uart接口实验，通过Uart接口读写FPGA内部寄存器。 输入W XX YYYYYYYY可将YYYYYYYY数据写入对应XX地址的寄存器，输入R XX可以读取XX地址的数据，格式错误或者范围超出则会报错。XX=1~2,Y=0~A。 模块设计分为：RX,DEC,CTRL,REG,ENC,TX。

SystemVerilog验证 测试平台编写指南: 添加目录： 添加目录： 添加目录： 添加目录：

单周期cpu的设计，trace和外设上板验证，完整的(.v文件),不过还是建议去看我的文章，链接如下： https://blog.csdn.net/qq_52399968/article/details/125880251

单周期cpu的设计-37条指令-trace比对版，完整的.v文件。不过还是建议去看我写的文章https://blog.csdn.net/qq_52399968/article/details/125843005

保证正常，一个压缩文件，还有PPT。CSDN上其他都是骗人的，要么没法打开，要么就分成好几个。 这个教程很好，并且压缩文件中包含了PPT

学习FPGA，Verilog，VHDL的好书，电子工程师必看！！！特别是最后一本，为众多人所推荐。 内涵一下内容： Verilog HDL 华为入门教程 Verilog典型电路设计 华为同步电路设计规范 华为硬件工程师手册目前最全版本（159页) FPGA技巧Xilinx 华为coding style 华为大规模逻辑电路设计指导书

用FPGA实现的localbus总线外设的扩展，自力更生学会的！

This book should be the first one you read to learn the SystemVerilog verification language constructs. It describes how the language works and includes many examples on how to build a basic coverage-driven, constrained-random, layered testbench using Object-Oriented Programming (OOP). The book has many guidelines on building testbenches, to help you understand how and why to use classes, randomization, and functional coverage. Once you have learned the language, pick up some of the methodology books listed in the References section for more information on building a testbench.

IEEE 802.11的CRC校验代码，包含matlab源码和verilog源码，循环冗余码的生成多项式是0x107,主要是对sig的比特进行校验

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