已验证的，很好用，具体通过状态机实现技术功能，目前是模 4 的计数器

应用verilog硬件语言对qpsk调制解调系统进行编写，以实现其功能。 用的quartus ii 开发，使用Verilog语言

单周期CPU 这是用VHDL编写的支持LEGv8指令集的64位单周期CPU。

出租车计价器VHDL程序与MODELSIM仿真!希望对大家的学习有帮助！

随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟播放音乐功能具有一定的实际应用性。

数电课程设计VHDL多功能电子钟报告以及源代码

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和复位端控制信号用来控制电路，使得该电路可以完成保持、清零、预置时间、等一系列的功能。

本文介绍了一种以FPGA为基础的数字密码锁。采用自顶向下的数字系统设计方法，将数字密码锁系统分解为若干子系统，并且进一步细划为若干模块，然后用硬件描述语言VHDL来设计这些模块，同时进行硬件测试。测试结果表明该数字密码锁能够校验10位十进制数字密码，且可以预置密码，设有断电保护装置，解码有效指示等相应功能。

VHDL语言教程，计算机编程硬件控制逻辑器件

指数 通过插件系统向CPU添加自定义指令 通过插件系统添加新的CSR CPU时钟和复位 VexRiscv架构外挂程式 描述 该存储库托管以SpinalHDL编写的RISC-V实现。 以下是一些规格： RV32I [M] [C] [A]指令集（仅单个内核内的原子） 从2到5+阶段的流水线化（[Fetch * X]，解码，执行，[内存]，[回写]） 1.44 DMIPS / Mhz-几乎启用了所有功能时不进行内联（当启用分频器查找表时为1.57 DMIPS / Mhz） 针对FPGA进行了优化，不使用任何供应商特定的IP块/原语 AXI4，Avalon，叉骨准备就绪 可选的MUL / DIV扩展 可选的指令和数据缓存 可选的硬件重新装满的MMU 可选的调试扩展，允许通过GDB >> openOCD >> JTAG连接进行Eclipse调试 使用RISC-V Privileged