用vhdl语言设计的数字时钟 基于maxplus2软件的描述

本文以Alter公司提供的Max+PlusⅡ为平台，设计一个可变速的彩灯控制器，可以在不修改硬件电路的基础上，仅通过更改软件就能实现任意修改花型的编程控制方案，实现控制16只LED以8种花型和4种速度循环变化显示，而且设计非常方便，设计的电路保密性强。

实验5 随机数生成电路的设计与实现（包含vhdl及仿真） 实验任务要求： 1.设计并实现一个随机数生成电路,每2秒随机生成一个0⁓999的数字，并在数码管DISP2—DISP0上显示生成的随机数； 2.在数码管DISP7—DISP3显示班级和班内序号（即20528）； 3.为系统设置一个复位键，复位时数码管DISP2—DISP0上显示“000”，2秒后再开始每2秒生成并显示随机数。 4.实验板上输入时钟选择 1kHz 或更高的频率。

双向端口的VHDL设计 双向端口的VHDL设计 双向端口的VHDL设计 双向端口的VHDL设计

本人花了一年写的代码、、都可以用、、希望大家喜欢

数字电压表的设计，范围0到5V之间，基于FPGA控制的VHDL程序

采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间set模块、响铃控制门闸模块；顶层模块(三)器件型号：Altera公司的FPGA芯片FLEX10K系列20TC144－4或Lattice公司的ISPSI1032－70LJ80

通过EDA实现计时，通过VHDL语言编程，生成模块，加入输入输出，已达到计时的效果。

运算器的VHDL实现（含仿真波形），可解压后直接在PROJECT里打开，仿真。

VHDL分频器_占空比50％_将FPGA板上的50Mhz的信号分频为1hz时钟信号