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SystemVerilog-Implementation-of-DDR3-Controller:该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现,并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证,并通过SystemVerilog接口将其连接到提供的AHB
DDR3控制器的SystemVerilog实现 这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现,并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证,并通过SystemVerilog接口将其连接到提供的AHB。 top.sv顶部模块 ddr3_controller.sv ddr3内存控制器 st_defs.svh ddr3_controller.sv的参数,控制器状态 intf.sv连接ddr3_controller.sv和ddr3.v的接口 ddr3.v给定的ddr3内存 1024Mb_ddr3_parameters.vh ddr3.v的给定参数 sg093.v ddr3.v的给定参数 defs.svh ddr3.v的给定参数
2022-08-24 16:32:28
48KB
Verilog
1
Verilog ddr3测试工程代码例子
Verilog ddr3测试工程代码例子,xilinx开发环境,对初学者很有借鉴意义。
2022-08-21 09:05:51
47.48MB
verilog
fpag
DDR3
1
DDR3 JESD79-3
DDR3 JEDEC SPEC JESD79-3
2022-07-28 10:19:53
6.11MB
DDR
DDR3
SDRAM
JEDEC
1
AP-MT7621 MT7612E MT7602E-V11-DBC-DDR3-4L-20140418.DSN
MT7621 图纸, 注意没有PCB,只有原理图, OrCad
2022-07-09 09:28:38
4.62MB
联发科
MT7621
官方图
1
飞思卡尔 i.MX6 平台 DRAM 接口高阶 应用指南 -DDR3 篇
自己移植imx6q平台时用到的调校DDR3的文档,中文版方便阅读
2022-06-20 01:52:51
3.09MB
i.MX6
DDR3
1
DDR4 SDRAM 标准 JESD79最新标准
JESD79-4Cz最新标准。本文档定义了 DDR4 SDRAM 规范,包括特性、功能、交流和直流特性、封装和球/信号分配。本标准的目的是为 x4、x8 和 x16 DDR4 SDRAM 设备定义符合 JEDEC 的 2 Gb 到 16 Gb 的最低要求。该标准是根据 DDR3 标准 (JESD79-3) 以及 DDR 和 DDR2 标准 (JESD79、JESD79-2) 的某些方面创建的。
2022-06-07 10:20:38
9.16MB
DDR4标准
JESD79标准
官方手册
DDR3标准
1
ONDA昂达 魔笛A785G+ DDR3主板BIOS 2.2版For DOS
支持DDR3内存1600频率,增加CPU型号和兼容性,支持6核CPU。
2022-05-26 09:01:39
747KB
昂达主板A785G+BIOS
1
XILINX_DDR3_IP核使用教程2.0版.zip
详细介绍了如何使用赛灵思公司的DDR3 ip核进行设计,由浅入深,面面俱到,只要看完这篇文档应该可以上手了,资源很不错,如果有问题可以留言给我,我最近也在研究DDR3的开发设计,下一步准备写一些测试程序上传,希望大家捧场。
2022-05-21 10:53:48
24.49MB
DDR3
verilog
FPGA
MIG
1
allegro DDR3 PCB
allegro DDR3 PCB 用于参考设计DDR3
2022-05-18 10:17:16
590KB
allegro
DDR3
PCB
1
JESD79-3E DDR3 Spec
ddr3的详细spec说明, 可以仔细研读。
2022-05-13 16:59:16
5.03MB
ddr3
1
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