本文将首先分别介绍FPGA和DSP的特点，然后再从内部资源、编程语言、功能多个角度解析两者的不同。

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VGA显示 三个重叠方块位于屏幕中间 vhdl代码

Verilog ddr3测试工程代码例子，xilinx开发环境，对初学者很有借鉴意义。

内容概要：代码功能为动态调节SRIO的IP核线速率，SRIO的IP核的默认选项可以设置1.25G、2.5G、3.125G、5G、6.25G，但是这个只能在IP核设置界面修改。此代码可以实现传输数据过程中修改传输速率，例如：系统启动后以2.5G速率传输一个数据包，然后以5G速率传输第二个数据包。正常情况下需要重新配置IP核才能实现，而此代码能够实现给系统一个速率切换信号然后自动匹配响应的速率传递数据 适合人群：有一定Verilog编程基础，工作中需要用到SRIO的开发人员或者学生。 阅读建议：了解SRIO工作原理、了解GTXE2_CHANEL和MMCM源语。 最后：此代码为本人原创，未经允许不可用于商业用途，仅用作学习和交流。如果阅读代码后有不懂或者发现有可以完善的地方，欢迎留言讨论。

FPAG流水灯数码管测试

自己移植编译的Jlink XVC Server程序，用于通过Jlink对Xilinx FPAG芯片下载仿真调试，代替platform usb cable，提升调试速度，最高速度取决于所使用的jlink硬件，jtag时钟最高可达50M，详情参看这篇文章，https://mp.csdn.net/mp_blog/creation/editor/123925369

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通用异步收发器（Universal Asynchronous Receiver Transmitter，UART）是一种支持短距离传输的串行通信接口，在微机和外设之间的数据交换。常常用于短距离、低速、低成本的通信中。8250、8251、NS16450等芯片都是常见的UART器件。随着半导体技术的革命性进步，数百万的晶体管被集成到电上系统来实现，不仅能使整个系统更为灵活、紧凑、减小整个电路的体积，而且提高了系统的可靠性和稳定性。 本设计采用采用自顶向下（Top_Down）的设计方法，使用Verilog_HDL语言，利用QUARTUSⅡ仿真工具，进行了模块化设计，在设计过程中主要设计了接收、发送等模块，实现了FPGA片上UART的设计。并且通过与实验装置间的数据通信对系统的功能进行了验证。各项数据结果表明，本课题所设计的UART满足预期设计目标，并且本设计方法可推广到类似的电子器件设计中。

VIVADO的CDMA设计实例，主要是arm还有fpga之间的axi_acp通信