统介绍了基于Xilinx公司软核处理器MicroBlaze的可编程片上系统（SOC）设计的原理及典型应用。全书共分11章，内容包括可编程片上系统设计导论、AMBAAXl4协议、MicroBlaze软核处理器结构、MicroBlazi～软核处理器接口、可编程片上系统开发平台结构、可编程片上系统描述规范、基于AXl4的可编程片上系统设计流程、Xilinx操作系统及库、基于AXl4的Xilkernel实现、基于AXl4的1wlP实现和基于AXl4的多核处理器系统实现等内容。本书所有资料来自Xilinx公司的技术手册、相关文献和典型应用案例，充分反映了Xilinx公司可编程片上系统的最新技术和应用成果，非常有利于读者尽快掌握这一最新技术。《Xilinx大学合作计划指定教材：基于AXI4的可编程SOC系统设计》将可编程片上系统的基本原理和典型应用相结合，易于读者理解与自学。本书适合作为计算机与电子信息类专业高年级本科生和研究生的教材及学习参考用书，也可作为从事可编程片上系统设计的工程技术人员的参考用书。
2021-06-21 06:53:40
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Vivado 实现逆序ip核。实验先在vivado hls中制作ip核，然后导入到vivado实现，最后在sdk中进行编程。
2021-06-17 15:47:27
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本工程通过Xilinx官方的XDMA核实现上位机和PCIE的通信，通过AXI4协议实现PCIE数据和ARM核的通信。工程内使用了XDMA核（官方）、AXI4Slave核（自编）、DMA核和ARM核，实现数据的通信。
2021-05-25 21:00:15
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02_Artix FPGA DDR控制器MIG使用(AXI4)(MA703FA-35T)20190401.pdf 02_Artix FPGA DDR控制器MIG使用(AXI4)(MA703FA-35T)20190401.pdf
2021-05-23 23:29:21
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原创的vivado环境IP核，在AXI4 stream接口中输出彩条视频信号的IP核，可设置分辨率，用于测试开发。
2021-04-24 11:10:06
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本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。
1.1 写时序异常
按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。
检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。
具体的情况见第3节。
1.2 读时序异常
按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。
但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。
具体情况见第4节。
2021-04-02 16:28:06
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