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03_ZYNQ修炼秘籍PS DDR FDMA (AXI4).pdf
ZYNQ修炼秘籍PS DDR FDMA
2022-01-14 14:04:08
2.33MB
ZYNQ
1
ddr3_read_write_ctr_axi4.v
ddr AXI4接口读写整颗颗粒测试代码
2022-01-06 14:04:58
38KB
fpga
ddr
1
AXI4协议测试代码
ARM官方提供的AXI4总线测试程序,可以直接在TLM中使用。包含说明文档和源程序
2022-01-03 15:08:23
641KB
AXI
ARM
1
amba_axi3.0_
axi4.0
_axi5.0_protocol_spec.docx
amba5最新AXI资料。资料内容包括AXI3.0协议讲解,
AXI4.0
协议讲解和AXI5.0协议讲解。
2021-11-04 09:32:32
3.02MB
AMBA
AXI
AXI3.0
AXI4.0
1
AXI4-协议规范
AXI4-协议规范,比较详细的介绍AXI4-协议规范,大家多多指教
2021-10-29 17:06:19
3.45MB
AXI4
1
cache_axi4.rar
verilog语言实现基于AXI4总线协议的cache缓存设计,该设计可以用于毕业设计,可以拿来直接用!
2021-08-15 01:52:42
5.08MB
cache
axi4
verilog
DDR_TEST.zip
DDR学习资料,使用官方产生的axi4 master去访问DDR数据,里面有测试工程,还有pg150-ultrascale-memory-ip.pdf/JESD79-4.pdf
2021-08-11 13:05:12
131.01MB
DDR
AXI4
1
axi_bram_ram_test.zip
使用xilinx生成的AXI Master模板程序,使用AXI4对BRAM访问测试,给大家相互学习
2021-08-08 19:06:00
23.7MB
AXI4
Bram
1
video_axi4.v BT.656的Verilog源码
BT.656 PAL 制式彩条生成模块(verilog),参考《BT.656 NTSC 制式彩条生成模块(verilog)》和《基于 FPGA 的 ADV7391视频回放平台的设计与实现》而成,它不存在第一篇文章所说的“注意:实际的工程中彩条每一行像素点的排列并不是这样的,而是(SAV Code ->Active video->EAV Code->Blanking video)”,其实 eav-blank - sav - avideo也是可以的。
2021-08-08 09:00:43
6KB
BT.656Verilog
BT.656
Verilog
1
AXI4_specification.pdf
AXI4英文协议,AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将其修改升级为
AXI4.0
。AMBA4.0 包括
AXI4.0
、
AXI4.0
-lite、ACE4.0、
AXI4.0
-stream
AXI4.0
-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,
AXI4.0
-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输应用。
2021-07-23 14:36:49
1.65MB
AXI4协议
英文
1
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