基于VHDL的卷积码编码器的设计 含源码

BCC卷积码的维特比译码算法_matlab_demo 自己参照原理写的维特比译码算法 对（2,1,7）217卷积码数据进行加高斯白噪声，对比不同信噪比下的维特比译码误比特率 使用：在matlab直接跑CC_SimTest.m可运行

使用：C文件和数据文件需在同一目录，需自己建立工程跑 应用：802.11wifi协议的(133,171)卷积码解码，根据待译码数据算出路径度量，选择最佳的路径进行回溯译码。使用的是硬解码

毕业设计，（2，1，5）的卷积码和基于硬判决的维特比译码，在quartus平台上运行的

由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和 FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验

用C++写的卷积码 （2,1,7）的源程序，可以看到码的性能，，编码的结果，还有维特比译码程序

labview 信道编解码（重复码与卷积码)

卷积码编码器的实例方框图： (n, k, N) =（3, 1, 3） b3 b1 输入 b2 1 2 3 编码输出 c2 c1 c3

用c语言实现（2，1，5）卷积码编码，viterbi译码算法

本论文是一篇关于如何基于FPGA平台进行卷积码编码和viterbi译码的过程论文，让你能更好完成相关卷积码编码译码的设计仿真等。