基于Verilog语言设计的电路。基于Verilog设计一个32位全加器，这个32位全加器是基于8位全加器、4位全加器设计的。

本视频是使用 Logisim实现4位全加器并且使用7端数码管显示，具体的操作请参见CSDN博主 江 月 https://hyxmoon.blog.csdn.net/，博文 Logisim之4位全加器实现以及七段数码管显示 具体了解。

基于modelsim编写了一个四位二进制全加器的实现代码，适合初学者，附有仿真结果，程序作者编写，测试通过。

比较简单的一个程序，但是是自己写的，仅供参考

这是用quartus2编的全加器，完全用原理图，仅供参考

1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出So、Co分别绑定到Pin41、42。进行波形仿真验证其功能正确。分析输入节点到输出节点的最短时间。

用Verilog HDL 语言实现的4位全加器的代码 只是作为一个练习，有什么指教可以发邮件给我

用一位全加器设计一个四位的加法器 在原理图编辑窗口中插入4个一位全加器。 再将它们联接成一个四位的加法器。 输入两个4位的二进制数，输出一个4位的和，一位进位。 A3A2A1A0 + B3B2B1B0 = S3S2S1S0 进位 C4 为了使输入输出的线减少，可以使用总线加标号的画法。 单条线间的联接也可以用标号联接，减少走线的长度，使图面简洁，明了。 同学们注意掌握。

/////////////////////////////////////////////// 嵌套实现 工具：quartus17+modelsim

四位全加器 的vhdl出程序，并使运算结果在 数码管上显示