本资源是基于FPGA实现的ADC驱动模块，设计文件在RTL文件夹下，测试文件在testbench文件下，电脑上有quartus软件的话，直接点击project文件夹下的QPF文件，可以直接打开工程
2021-04-30 09:01:40
3KB
1
本资源是基于FPGA实现RS232发送数据模块的设计，可以实现不同波特率的发送。设计文件在RTL文件夹下，测试文件在testbench文件下，电脑上有quartus软件的话，直接点击project文件夹下的QPF文件，可以直接打开工程
2021-04-30 09:01:40
179KB
1
采用FPGA实现四阶IIR数字滤波器，通过两个二阶节级联构成数字椭圆低通滤波器。通带内波纹小于0．1dB，阻带衰减大于32dB。常用的
2021-04-29 17:24:13
54KB
1
送福利了，现在的下载积分太贵了，重新上传一个希望能便宜点，欢迎同学们参阅，主要讲同步技术，里面也有调制解调相关知识
2021-04-29 14:50:59
47.27MB
1
数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版.zip 光盘代码
2021-04-29 11:47:05
122.68MB
1
基于字节的CRC校验实现，经modelsim仿真验证。CRC校验又称（n,k）码，n为码长，k为信息为，r=n-k为校验位。
校验采用模2运算：
加法不考虑进位，减法不考虑借位，即运算结果为亦或关系。而对于除法，商由余数首位与除数首位的模2除法运算结果确定（0/1=0,1/1=1）。在接收端，可有两种方式检验传输是否发生错误：
2021-04-29 11:31:31
50KB
1
本文采用的DVB-T系统差错控制技术是针对于数字视频通信而设计的,提出了纠错编码结合交织技术的实现方案,即RS(204,188,8)截短码、卷积交织、卷积码三种技术的级联。各技术中的参数设计为输入的MPEG一传输流(TS流)提供了便利,在编码后可以保持传输流的帧结构和同步字节不改变,使接收端的同步捕获和同步跟踪成为可能。
2021-04-28 14:10:23
5.32MB
1
本文结合SPWM算法及FPGA的特点，以Actel FPGA作为控制核心，用Verilog HDL语言实现了可编程死区延时的三相六路SPWM全数字波形，并在Fushion StartKit开发板上实现了各功能模块，通过逻辑分析仪和数字存储示波器上验证了SPWM波形及死区时间，为该技术进一步应用和推广提供了一个平台。
2021-04-27 22:50:49
96KB
1