搜索【Vhdl】的结果

spi 接口FPGA实现

通过简单的vhdl语言实现spi接口设计

2022-02-16 17:06:09 798B spi vhdl fpga

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VHDL的基本语法.pdf

本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。

2022-02-11 20:33:49 11.67MB fpga VHDL 语法

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vhdl crc checksum

CRC编码是根据CRC校验原理得出的一种编码方法, CRC校验[ 2 ]的基本思想是

2022-02-11 05:59:35 118KB crc vhdl

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FFT_R2SDF:基数 2 DIT FFT 单路径延迟反馈-源码

FFT_R2SDF 基数 2 DIT FFT 单路径延迟反馈这是一个 256 点的原位 FFT。它由 8 个阶段组成，在蝶形之前，点被延迟，因此蝶形获得适当的一组点作为输入。该电路已作为我的本科论文实现。上传的部分由一些模块组成，作为我的工作示例。您可以通过向我发送电子邮件来要求完成完整的实现。

2022-02-10 20:54:48 9KB VHDL

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svpwm vhdl控制程序

用于永磁同步电机控制的vhdl程序，可以用于电机调速

2022-02-10 17:03:45 13KB svpwm vhdl

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数字逻辑电路设计/数字电路·课程设计：多功能电子钟电路图与源代码

课程设计要求 1、设计平台：quartus II＋HH-SOPC-EP1C12 EDA/SOPC实验开发平台 2、设计方法：利用VHDL代码和/或原理图方法,采用层次化的方法进行设计（至少二层结构）。（功能分解） 3、结果验证：在实验开发平台上下载，验证设计的正确性,模块也需要仿真验证，给出仿真波形。 4、设计报告: A4纸打印，统一封面，封面格式见附件，简单装订。课程设计题目题目：多功能数字钟的设计与实现 1.能进行正常的时、分、秒计时，分别用6个七段数码管动态扫描显示时、分、秒。时时-分分-秒秒 2.利用按键开关快速调整时间（校准）：时、分 3.通过按键开关设定闹铃时间，到了设定时间发出闹铃提示音，提示音长度为1分钟 4.通过按键开关设定倒计时的时间，通过开关启动/暂停倒计时，倒计时为0时发出提示音，提示音长度为1分钟 5.整点报时：在59分50、52、54、56、58秒时按500Hz频率报时在59分60秒时用1KHz的频率作最后一声整点报时

2022-02-09 09:05:42 588KB 硬件 VHDL

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formal_hw_verification：尝试使用形式化方法和工具来验证VerilogVHDL设计-源码

原始存储库位于我自己的git服务器上，为每次推送都会将其镜像到github，因此两者应该同步。 formal_hw_verification 使用形式验证来检查数字硬件设计正确性的测试和示例。所有测试均使用完成，是基于正式验证流程的。 master分支中的所有内容都使用和作为（Symbi）Yosys的VHDL前端插件。使用GHDL作为综合前端可以使用PSL作为验证语言。中的一些示例使用的商业VHDL / SystemVerilog前端插件，它不是免费的SW，也不包含在免费的Yosys版本中。有关更多信息，请参见。您可以使用提供的hdlc/formal:all docker映像（推荐）。或者您使用我在自己的机器上构建。两者都有可用的最新工具版本。铝 VHDL中的简单ALU设计。形式检查包含由assert＆cover指令使用的各种简单属性，这些属性已通过Symb

2022-02-08 15:05:54 181KB vhdl verilog systemverilog ghdl

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VHDL实用教程-清华-潘松

清华版的VHDL教程，经典入门教材！看有人找，就放上去了。

2022-01-31 00:33:49 4.89MB VHDL 潘松

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VHDL编程实例第四版

McGraw.Hill.VHDL.Programming.by.Example.4th.Ed VHDL编程实例第四版

2022-01-31 00:23:35 2.32MB VHDL 编程实例

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VHDL数字迷宫自主设计报告

使用VHDL语言设计并调试数字迷宫，并下载到FPGA板上调试

2022-01-30 14:02:16 2.71MB fpga开发

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