基于Quartus13.0的EDA课程的Verilog代码 2. 基本要求 （1）根据图 1 分析一辆车进入停车场时两个传感器 ab 依次产生的信号序列及对应的状态； （2）设计一个有限状态机 FSM，根据两个传感器信号，确定是否有车辆进入停车场，考虑 可能有行人干扰或其他非正常状况。当检测到一辆车真正进入停车场时（以车辆尾部离 开传感器为准），计数器加 1。使用开关模拟两个传感器信号，用一个 7 段数码管显示 进入停车场的车辆数。选择合适的时钟频率，电路应具有复位控制。 3. 提高部分 在基本要求基础上，设计一个有限状态机 FSM，当检测到车辆进入或离开停车场时， 计数器加 1 或减 1（假设停车场只有一个出入口），用一个 7 段数码管显示停车场里停留 的车辆数。

该源码包含详细注释，并附上全部设计测试记录，在本人的博文中也有介绍，欢迎需要的朋友下载，并希望能多多交流，分享，一起学习、探讨！

个人课程作业，基于Verilog HDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用，请注明出处。

题目要求：自动播放设计好的乐曲；至少能播放两个以上的乐曲；含代码文件和测试结果，仅供参考

王金明：《Verilog HDL程序设计教程》及相关源码.rar Verilog HDL程序设计教程.pdf examples.pdf

4fsk调制与解调基于Verilog HDL语言

潘松EDA技术实用教程中实验与设计的配套源码实例

针对数字基带传输系统中HDB3信号的特点，采用基于FPGA的Verilog HDL语言，实现HDB3数字基带信号的编码器设计,共有插V、插B、单双极性变换模块，最终能在FPGA实现。

基于Verilog HDL的数字系统应用设计，西安电子科技大学出版社。非影印版。

一本对Verilog HDL综合进行全面论述的一本书。