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EDA实验程序，quartus II 9.0调试通过

EDA实验程序，各种实例，都调试通过的，还有截图，FPGA开发等。quartus II 9.0上调试过的。

2021-06-14 10:38:25 11.69MB EDA实验程序，各种实例，都调试通过的，还有截图

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基于FPGA的抢答器，人数任意设置，倒计时，抢答编号显示和蜂鸣器指示，含中文注释

基于FPGA的抢答器，VHDL语言设计。人数任意设置，倒计时任意设置，分频系数任意设置。数码管显示抢答编号。蜂鸣器提示。代码含中文注释。

2021-06-13 12:30:57 5KB fpga/cpld vhdl 抢答器 quartus

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quartus数字密码锁.rar

设计一种数字密码锁，密码由3为十进制数字组成，初始设定为“000”。可由用户任意设置密码，密码输入正确时开锁，密码连续输入错误3次报警。

2021-06-10 16:33:16 142KB Verilog Quartus 仿真

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Quartus ii与verilog实现8位计数器，Modelsim仿真

Quartus ii 13.0 与 Verilog实现8位计数器，Modelsim仿真，有testbench。

2021-06-09 23:31:06 2.92MB quartus ii verilog 计数器

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FPGA 实现 DDS 正弦波、方波、三角波发生器 Verilog 程序（已验证）Quartus工程文件

FPGA 实现 DDS 正弦波、方波、三角波发生器 Verilog 程序（已验证）Quartus工程文件。鉴于上次传的只有Verilog代码，怕对于像半年前的我一样的初学者仍然会遇到很大困难，现特把本人课程设计的整个Quartus工程文件一并上传，希望有用。用时只需用Quartus打开工程文件即可编译运行，频率可达16M没问题 FPGA DDS 信号发生器 Quartus工程文件 Verilog

2021-06-09 21:08:31 15.98MB FPGA DDS 信号发生器 Quartu

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quartus18.0编译仿真的七人表决器

利用quartus18.0软件编译仿真的七人表决器，含测试文件，供学习电子设计自动化（eda）的新人参考

2021-06-09 09:35:51 7.25MB eda 七人表决器 quartus

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基于quartus的EDA八路抢答器电子设计

基于quartus的EDA八路抢答器电子设计包括原理图，实验报告注意事项，电路框图，流程图等

2021-06-08 11:06:42 1.33MB quartus EDA 八路抢答器

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基于QuartusII的16位补码加减法运算器

本次课程设计主要利用计算机组成原理中有关全加器、补码运算电路等理论知识，并学习使用 QuartusII 软件设计 16 位补码加减运算电路，结合题目设计要求完成运算电路的设计。

2021-06-06 22:18:44 4.53MB 计算机组成原理 quartus 16位补码加减法运算器

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FPGA密码锁程序-Quartus

FPGA密码锁程序，采用Quartus软件调试，VHDL语言编写，实现了密码的预设、更改、错误报警功能，密码的输入和确认来自4*4键盘

2021-06-05 21:37:11 514KB fpga/cpld vhdl 密码锁 行列键盘

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Crack_QII_14.1_Windows密码12345

破解器 quartus crack 注意版本的对应，不能用于其他版本

2021-06-04 18:24:49 106KB Altera破解器 quartus crack

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