在模拟量采集时有时需要进行隔离,本仿真通过运用运算放大器和光耦实现了信号隔离的同时采集模拟量信号并且采用加法电路能够实现同时采集正负模拟量,方便实用有效。
2019-12-21 21:02:46 343KB optocoupler comparator analog
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本人设计的用Multisim10实现的基于74LS181的8位加法器电路设计,能实现加减并带有溢出指示,希望能帮到需要的同志。
2019-12-21 21:02:38 226KB 74LS181 加法器 Multisim
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利用双向循环链表实现长整数的存储,每个结点含一个整形变量。任何整形变量的范围是 -(2^15 - 1)~ (2^15 - 1)。输入和输出形式:按中国对于长整数的表示习惯,每四位一组,组间用逗号隔开。 这是我用java写的,使用了双向循环链表,编译环境是myeclipse 8.0,可以运行,有人机交互界面,其中包含源代码,rar文件,还有报告。希望大家多多批评,提出建议,互相学习。
2019-12-21 20:59:07 199KB 数据结构 课程设计 java 长整数加法
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VHDL编制,包括加法器和乘法器,可直接运行,具体方法可查看我的相关博客,VHDL加法器和乘法阵列。
2019-12-21 20:54:06 16.99MB VHDL Quartus
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本案例实现了一下功能 1)首先判定多项式是否稀疏 2)分别采用顺序和动态存储结构实现; 3)结果M(x)中无重复阶项和无零系数项; 4)要求输出结果的升幂和降幂两种排列情况
2019-12-21 20:44:27 2.18MB 数据结构
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采用门级电路实现4位超前进位加法器,文档含有门级电路图设计,代码以及仿真截图
2019-12-21 20:40:28 147KB verilog
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Android加法器
2019-12-21 20:35:08 1.37MB 加法器
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设计任意两个复数实现4则运算(复数加法、减法、乘法、除法)的Web程序。要求采用如下的设计模式: (1)JavaBea+JSP (2)JavaBean+Servlet+JSP
2019-12-21 20:34:57 10KB web
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基于quartus II 实现的四位串行加法器 内含VHDL和逻辑图以及激励波形文件(VWF)
2019-12-21 20:28:17 350KB quartus II VHDL
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用verilog语言编写的补码加减法器,其中三位数值为,一位符号位。
2019-12-21 20:19:21 606B 补码四位加减法器,verilogHDL
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