2020级天津大学数字逻辑多数表决器的设计与实现

ug1037-vivado-axi-reference-guide Xilinx adopted the Advanced eXtensible Interface (AXI) protocol for Intellectual Property (IP) cores beginning with the Xilinx® Spartan®-6 and Virtex®-6 devices. Xilinx continues the use of the AXI protocol for IP targeting the UltraScale™ architecture, 7 series, and Zynq®-7000 All Programmable (AP) SoC devices. This document is intended to: Introduce key concepts of the AXI protocol. • Give an overview of what Xilinx tools you can use to create AXI-based IP. • Explain what features of AXI that have been adopted by Xilinx. • Provide guidance on how to migrate your existing design to AXI

2018.3测试可用，各种IP超级齐全，测试了srio可用，Jesd等IP均显示正常，理论上所有版本应该都支持，大家下来看看。可以生成bit流，不用改系统时间，直接导入就行，基本包含全部常用的IP license。

针对计算机处理高清图像或视频的边缘检测时存在延时长和数据存储带宽受限的缺点，提出了用Vivado HLS将边缘检测软件代码转换成RTL级硬件电路的硬件加速方法。硬件加速是将运算量大的功能模块由硬件电路实现，根据硬件电路工作频率高和数据位宽自定义，可以解决延时长和数据宽度受限的缺点。实验结果表明，边缘检测硬件加速方法不仅使延时和数据带宽都得到了改善，而且也缩短了边缘检测的开发周期。

Xilinx新一代FPGA设计套件Vivado应用指南,专业指导vivado开发环境的使用方法

基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。 该文件适合初学数字电子技术的同学学习使用和参考。 实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。

Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法

修改Vivado 让其支持烧写gd55b02ge/gd25b256me/gd55b01ge等FLASH，所需要的文件，如需支持更多flash，请联系博主，支持付费适配。

实验三 时序电路设计 1. 实验目的 本实验通过设计一个时序电路实例，让学生掌握时序电路从设计到验证的全过 程。通过该实验，可以加深学生对时序电路原理和设计的理解，同时可以让学生进 一步熟悉设计语言和设计工具

实验二 组合电路设计 实验目的： 本实验通过设计一个组合电路实例，让学生掌握组合逻辑电路从设计到验证的 全过程。通过该实验，可以加深学生对组合电路原理和设计的理解，同时可以让学 生熟悉设计语言和设计工具