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fpga通过
vivado
实现加法器
fpga通过
vivado
实现加法器
2024-05-03 10:09:02
618KB
fpga开发
1
ug904-
vivado
-implementation.pdf
Vivado
Design Suite User Guide Implementation UG904 (v2022.2) November 30, 2022
2024-04-22 16:10:14
5.57MB
vivado
xilinx
1
Tessent Scan and ATPG.pdf 最新版本
SIEMENS EDA Tessent Scan and ATPG User’s Manual Software Version 2022.4 Document Revision 27
2024-03-22 14:58:57
13.13MB
vivado
xilinx
tessent
1
vivado
fft ip核详细介绍
适用于初次使用fft ip核的小白,图文并茂,附带验证数据流是否正确的代码。 仿真软件,采样频率,数据格式详细介绍。
2024-03-22 11:07:25
243KB
网络协议
fpga
vivado
1
Vivado
破解 license
该资源是
Vivado
破解的license,希望对使用X公司
Vivado
工具的同学有帮助
2024-03-21 14:14:35
838B
vivad
licens
1
基于Riffa框架开发的PCIE
本工程是在
vivado
开发的基于Riffa框架的PCIE测试工程,已经亲测有效,有问题可以私信
2024-01-31 10:49:01
38.38MB
PCEI
Riffa
FPGA
Vivado
1
HDMI IP核.rar
此IP核无需HDMI接口驱动芯片即可实现,视频信号的HDMI传输。 注:该IP核基于XILINX
Vivado
开发环境。
2024-01-03 18:10:57
372KB
FPGA
HDMI
xilinx
vivado
1
二阶数字锁相环的FPGA实现,基于
Vivado
2018平台
内容:二阶数字锁相环的FPGA实现工程文件 仿真平台:
Vivado
2018.3 各模块:数字鉴相器(乘法器+低通滤波器),环路滤波器,压控振荡器 主要使用IP核:Multiplier,FIR Compiler,dds_compiler 注:仿真时,testbench文件中,输入数据文件目录:$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory); 改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
23.24MB
fpga开发
Vivado
数字锁相环
1
Vivado
程序固化 bootloader文件 zynq-fsbl.elf
Vivado
程序固化 bootloader文件 zynq-fsbl.elf
2023-11-19 17:54:29
58KB
flash
zynq
1
Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和
Vivado
的设计方法_
Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和
Vivado
的设计方法_pdf清晰
2023-11-10 14:37:58
106.34MB
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