此IP核无需HDMI接口驱动芯片即可实现，视频信号的HDMI传输。
注：该IP核基于XILINX Vivado开发环境。
2024-01-03 18:10:57
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内容：二阶数字锁相环的FPGA实现工程文件
仿真平台：Vivado 2018.3
各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器
主要使用IP核：Multiplier，FIR Compiler，dds_compiler
注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory);
改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
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Vivado程序固化
bootloader文件
zynq-fsbl.elf
2023-11-19 17:54:29
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Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法_pdf清晰
2023-11-10 14:37:58
106.34MB
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vivado2013.2license亲测可用。从别的坛子上搬运的，为了造福更多人。 vivado2013.2license亲测可用。从别的坛子上搬运的，为了造福更多人。
2023-11-06 14:47:24
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FPGA IP 源码解密
Vivado加密的IP文件解密复原为Verilog或者VHDL源码
Modelsim可以编译仿真的vp加密文件均可以解密复原为Verilog或者VHDL源码
符合P1735格式保护的代码基本都可以解密还原源代码
2023-10-17 18:50:46
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