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计算机组成原理--全加器/寄存器（logisim软件打开）.zip

计算机组成原理关于全加器的一些实验，包括四位全加器/一位全加器/右移位寄存器/右左移位寄存器

2021-12-31 11:02:10 6KB 计算机组成原理 全加器 寄存器

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16位全加器电路的设计与实验

16位全加器电路的设计与实验课程设计报告书.

2021-12-29 13:54:05 101KB 计算机组成原理 全加器 课程设计

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VHDL全加器设计以及ALU设计报告+（全代码）

VHDL全加器设计以及ALU设计报告+（全代码）100%可以运行

2021-12-26 11:15:13 921KB VHDL

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3-8线译码器实现全加器.ms14

3-8线译码器实现全加器-Multisim

2021-12-24 19:02:15 115KB 电子技术实验仿真

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计算机组成原理实验 Quartus 四位全加器

2021-12-19 09:00:37 245KB Quartus 四位全加器 组成原理

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VLSI数字电路0.18um工艺全加器设计

全加器是算术运算电路运算中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构构成全加器电路，一种是由两个半加器组成，另一种为镜像结构。本文主要介绍一个镜象结构电路的一位全加器的设计，包括电路图，基于0.18CMOS工艺的版图，以及前端网表的仿真，后端版图的验证结果。

2021-12-16 14:33:05 977KB VLSI 数字电路 CMOS工艺 全加器电路

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实验报告四位全加器

2021-12-16 12:20:45 811KB 实验报告四位全加器

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基于verilog的全加器

计算机组成实验课上通过编译的全加器代码，仅供参考。

2021-12-15 22:54:01 8KB verilog FGPA

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vhdl上机实验

硬件描述语言（vhdl）上机相关实验，包括五个必须完成的实验，包含全部代码和实验波形文件

2021-12-13 22:39:56 397KB 时钟 全加器 序列信号 七人表决器

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用两片74LS138设计一个全加器

用两片74LS138设计一个全加器，请用multisim11打开，版本太低的打不开。

2021-12-06 11:27:43 94KB 两片 74LS138 全加器

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