由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和 FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验

CRC编解码器，基于VHDL的设计。循环冗余校验（CRC）模块设计，仿真实现。16位理论。。。8位实验！

不用安装，支持多种语言

用VHDL语言设计的一个能显示 12/24 小时计时与报时等功能的时钟。

大家参考参考

ZYNQ7010 / 7020_AD9363 / AD9364 / AD9361 <<<<<<< HEAD 基于ZYNQ + AD936X的开源SDR硬件 ======= ac6507f2fe1946b64a4697f9ff1226f25c21065f 基于ZYNQ + AD936X的开源SDR硬件 <<<<<<< HEAD 初步开发工作已经完成，产品已进入试生产阶段。 请联系电子邮件地址： 了解成品。 新版本2021.3.22添加了pa，lna，32bit ddr3 1gb 初步开发工作已经完成，产品已进入试生产阶段。 请联系电子邮件地址： 1399109998@qq.com以获取成品。 d6aa36bef5f305c4cdff866e0592ac313a4012c5 项目介绍视频： https://www.youtube.com/watch?v=Qk-M8yRsKvs

在EDA平台可以实现vhdl与verilog语言的转换，

本文档基于vhdl设计数字时钟并且带有置数和闹钟功能。

本书以Xilinx公司的FPGA为开发平台，采用MATLAB及VHDL语言为开发工具，详细阐述数字通信同步技术的FPGA实现原理、结构、方法，以及仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节。主要包括FPGA实现数字信号处理基础、锁相环技术原理、载波同步、自动频率控制、位同步、帧同步技术的设计与实现等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，追求对工程实践的指导性，力求使读者在较短的时间内掌握数字通信同步技术的FPGA设计知识和技能。

<>原书配套源码 包含i2c,uart,usb,vga等等模块