ug903-vivado-using-constraints,ug903 vivado约束指导手册。
2021-11-30 17:14:58 2.64MB vivado时序约束 vivado约束
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DDR2 SDRAM 操作时序规范 三星的中文文档。可参考英文打他sheet一起看
2021-11-30 11:11:03 1.84MB DDR2 SDRAM 中文资料
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讲解同步时钟复位以及异步复位的技术,图示给出约束中需要注意满足的一些时间关系。
2021-11-29 20:56:58 372KB 复位&约束
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数电实验 时序电路 74LS74触发器 74LS161计数器
2021-11-29 18:49:44 1.5MB 时序电路 74LS74触发器 74LS161计数器
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这是一个比较不错的sso单点登录的Demo例子,同时进行了比较详细的请求时序图的分析和绘制,供大家学习,分享给大家,绝对干货!!!
2021-11-29 15:46:23 519KB 单点登录 请求时序图 sso SpringBoot
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4.FPGA时序约束方法,需要的可以下载参考看看的哦,希望有用
2021-11-29 13:55:04 2.03MB FPGA
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ARM7TDMI复位时序图 与加电复位相关的主要控制信号 nMREQ(not memory request) 在接下来的周期,当处理器请求存储器访问时,它为低。 SEQ(quential address) 当下一个存储器周期的地址与上一次存储器访问的地址紧密相关时,SEQ为高。在ARM状态,新地址可以是相同的字或下一个。在Thumb状态,新地址可以是相同的半字或下一个。与低位地址线配合,它可用于指示下一个周期可使用快速存储器模式(例如DRAM页模式),或用于旁路地址转换系统。 nEXEC(not executed) 因为指令没有通过条件码测试,所以,当指令在执行单元没有被执行时,它为高。
2021-11-29 11:00:11 1.17MB ARM片上总线和ARM7TDMI核
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状态图-订票状态图 练习:线程状态变换图 new runnable running dead locked
2021-11-28 21:05:50 1.23MB 时序图 类图 流程图 用例图
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ISE时序约束的技巧和方法总结,一共19页,覆盖了所有基本的约束
2021-11-28 19:43:39 471KB IS
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实验内容 1.利用 JK 触发器(74LS73)实现 74LS197 的功能; 2. 利用 JK 触发器(74LS73)实现 74LS194 的功能; 3.根据状态转换图设计同步状态机。
2021-11-28 14:39:27 2.02MB proteus
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