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赛灵思浮点数IP文档

在使用赛灵思的浮点数IP的时候，可以根据这个pg060-floating-point.pdf这个文件来配置你的IP核的端口使能。希望对大家有帮助。

2020-01-08 03:08:38 1.1MB f'f'

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浮点数乘法器，verilog

浮点数乘法器,verilog,可直接综合

2020-01-04 03:15:32 3KB 浮点数乘法器 verilog FPGA

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十进制浮点数转IEEE754浮点数

十进制浮点数转IEEE754浮点数,利用C语言中的union

2020-01-03 11:44:08 629B IEEE754

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单精度浮点数

(1)深入掌握二进制数的表示方法以及不同进制的转换；　　　(2)掌握二进制不同编码的表示方法； (3)掌握IEEE754中单精度浮点数的表示和计算。

2020-01-03 11:43:56 15KB 汇编

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基于c51的1602液晶显示字符与浮点数c程序

已实测，可以显示浮点数与字符串，适合单片机初学者

2020-01-03 11:21:13 3KB 1602 字符与浮点数

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stm32f1 M3 浮点快速运算库

stm32f1 M3 浮点快速运算库，采用汇编指令编写的运算库，浮点运算速度，比默认的库速度更快。可以直接包含文件中使用。

2020-01-03 11:19:17 28KB stm32 M3 浮点运算库 快速浮点计算

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32位浮点数加法器verilog

32位浮点数加法器也算是减法器其中32位浮点数用的是IEEE 754标准表示的根据别人的改写的有问题欢迎大家指出信号定义不是很完整 verilog编写的

2020-01-03 11:18:01 4KB IEEE754 加法器

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Verilog利用IP核实现定点转浮点运算

Verilog利用IP核实现定点转浮点运算，quartus直接调用ip，内附有modulesim仿真测试模块，testbench文件和仿真波形

2019-12-24 03:33:00 3.12MB Verilog IP核

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Verilog 浮点数加法器

利用verilog，以IEEE754标准实现浮点数加法

2019-12-24 03:19:37 1.58MB Verilog 浮点数 加法器

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排序 java 图形界面

编写图形界面程序，接受用户输入的5个浮点数据和一个文件目录名，将这5个数据保存在该文件中，再从文件中读取出来并且进行从大到小排序，然后再一次保存在该文件中。

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