二进制浮点数转换成十进制数的详细方法及说明。

完整的32位浮点加法器设计DESIGN OF SINGLE PRECISION FLOAT ADDER (32-BIT NUMBERS) ACCORDING TO IEEE 754 STANDARD USING VHDL

此资源是最基本的FFT的实现模块，采样点数是2048.波表和计算数据都存放在62256中，有源代码，调试通过。

通用的 用于各种IEEE-754浮点格式的球拍包 该库提供了MPFR的备用接口（与相比），强调了对浮点格式（例如binary128 ， binary16 ， bfloat16等）的仿真。

基于STM32F103C8T6，4针模拟IIC的OLED显示浮点型数据代码

使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器，并使用Modelsim进行仿真。

这个可以用来做数据分析，希望能有参考作用。

IEEE_754_16进制转十进制浮点数 工具 测试有效

针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。 在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单元。最后，该设计采用Verilog HDL进行编码，并基于FPGA进行实现。通过与其他算法进行比较得知，改进的Goldschmidt除法器在性能不降低的情况下有较小的面积开销，满足嵌入式处理器的需求。

将十六进制转化为浮点数，运用共用体特性