基于 Verilog HDL 编写的 UART 串口综合例程，包含仿真测试程序，开发环境为 Vivado。涉及串口发送模块、串口接收模块，以及多字节协议帧收发。相关说明请参阅本人的【Verilog串口系列】博客。博客地址： https://blog.csdn.net/poetryTang

FPGA实现IIC通信，可实现多字节读写

此资源是最基本的FFT的实现模块，采样点数是2048.波表和计算数据都存放在62256中，有源代码，调试通过。

功能描述： 1.计时器：24小时计时器由2个60进制加计数器和I个24进制加计数器构成，输入CLK为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生I小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59; 59后，再来一个秒脉冲，产生时的进位输出。将两个60进制加计数器和-一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。其中，秒脉冲由EDA实调仪上的20MHz晶振分频得到。 2.倒计时：24小时倒计时器由2个60进制减计数器和1个24进制减计数器构成输入CLK为1Hz(秒)的时钟，经过60进制减计数后产生I分钟的借位时钟信号，再经过60进制减计数后产生I小时的借位时钟信号送给24进制减计数器进行减计数,当减计数到达00: 00: 00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果.其中，秒脉冲由EDA实训仪上的20MHz晶振分顿得到。 3.附加100天倒计时：参考倒计时代码即可实现。

洗衣机控制器的要求 1） 设计一个电子定时器，定时时间为99秒，控制洗衣机作如下运转：启动→正转 20 秒→暂停 10 秒→反转 20 秒→暂停 10 秒→定时时间未到回到“正转 20 秒→暂停 10 秒→……”，定时到则停止； 2） 若定时到，则停机发出LED全亮作为指示信号； 3） 用数码管显示洗涤的剩余时间（秒数），按倒计时方式对洗涤过程作计时显示，直到时间到，停机；洗涤过程由按下按键开始；用LED0、LED3、LED6分别表示“正转”、“暂停”、“反转”三个状态，按复位键返回初始状态。 FPGA芯片为XILINX的XC7A100T，软件版本vivado2018.2，程序已经写好绑上自己的管脚就能用，里面有debug和testbench调试程序。

基于MII的以太网MAC的FPGA实现代码，采用Verilog HDL编写。代码简单，架构清晰，实用性强。

EP1C6Q240 FPGA设计八口百兆单板扫描控制器PROTEL99SE设计硬件原理图+PCB+BOM+FPGA VERILOG源码文件,4层板设计，双面布局布线，已在项目中使用可以做为你的设计参考。

可以实现两个四位数相加的电路

83编码器逻辑电路程序

通过Verilog语法实现了对8通道16位AD数据的持续不断的采集，并持续不断的发送到串口助手显示。