将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景,并设置每次打开vivado自动应用自定义黑色主题。
2023-04-11 19:26:43 69KB vivado fpga verilog xilinx
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利用EGO1实验板卡资源,设计一个篮球比赛计分器; 记录甲乙两队篮球比赛的得分,两队分别用两个LED数码管显示得分; 每次可以给甲队或乙队加上 1分,2分,3分。 实验要求 S0为复位键,当按下S0时,两队比分清零,计时时间清零; SW0为甲队球权并开始进攻信号:SW0拨上,甲队时间开始24s倒计时; SW0拨下,甲队倒计时停止,此时可以按得分键S1、S2、S3分别表示累计得1分、2分、3分,同时倒计时清零;若SW0拨下没有按得分键,再将SW0拨上时,则倒计时继续,直到计时为00停止。 SW7为乙队球权并开始进攻信号:SW7拨上,乙队时间开始24s倒计时,甲队时间显示00; SW7拨下,乙队倒计时停止,此时可以按S1、S2、S3分别表示乙队累计得1分、2分、3分;其他同上。 按键和拨码开关需要做消抖处理。
2023-04-11 19:21:19 817KB fpga
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基于FPGA的数字时钟设计毕业设计论文 技术指标: 1.具有正常的日时分秒技术显示功能,用七个数码管分别显示日,时,分,秒。 2.有按键校日,校时,校分,校秒。 3.利用led模拟整点报时功能。 4.起始时间为周一00.00.00。
2023-04-11 18:58:21 8.31MB 毕业设计 fpga开发 数字时钟 课程设计
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引言   在对时变信号进行分析时,小波变换则显现出了明显的优势,因为它能够同时在时域和频域进行局部分析。小波算法由于具有滤波效果好、信号细节损失少的优点,从而引起了人们的广泛关注和实际生活中的不断应用。目前常用的硬件芯片分为两大类:基于大规模可编程集成电路FPGA的纯硬件实现方案和基于高速通用DSP的软件实现方案。采用FPGA的硬件实现方案硬件接口设计灵活,可以和任意数字外围电路直接使用,且其具有高度的集成度和高速的处理速度;而基于高速通用DSP的软件实现方案代码设计灵活,可以快速修改和调试程序。由于小波算法运算量较大,采用DSP方案则不能满足系统的实时性要求。于是,本文提出了一种采用FPGA
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FPGA中的亚稳态 毛刺 异步FIFO 介绍亚稳态、毛刺以及异步FIFO
2023-04-11 17:55:30 419KB FPGA 亚稳态 毛刺 异步FIFO
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FPGA中警告大全,全面解决QUARTUS2软件中FPGA运行出错的解决方案
2023-04-11 17:52:02 146KB FPGA
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verilog实现浮点数加法运算,采用单精度浮点型格式,实现硬件浮点数相减,并且可以根据需要更改其浮点型减法的精度
2023-04-11 12:01:25 6KB FPGA verilog实现浮点
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1. 掌握基于 Vivado 的数字逻辑电路设计流程 2. 熟练使用 SystemVerilog HDL 的行为建模方法对组合逻辑电路进行描述 3. 熟练使用
2023-04-10 23:15:03 436KB fpga开发 操作系统 windows ubuntu
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这是一篇硕士论文,其中的资料非常详细,所有的程序 论文均有。
2023-04-10 18:54:12 2.21MB CPLD FPGA 单片机 频率计
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FPGA实现FFT算法 FPGA实现FFT算法 FPGA实现FFT算法
2023-04-10 14:29:08 1.15MB FPGA实现FFT算法
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