二进制FSK调制与解调,有注释。是学习数字信号调制解调的好参考。利用matlab仿真实现的2FSK调制解调。
2022-08-12 09:06:56 3KB 2FSK 数字调制 数字解调 通信原理
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热更新时,我们执行命令 npm install -g cordova-hot-code-push-cli安装插件,但运行cordova-hcp server会报错,如:Could not create tunnel: { Error: ngrok is not yet ready to start tunnels...,这时我们找到安装cordova-hot-code-push-cli时的node_modules路径,找到cordova-hot-code-push-cli文件,把资源解压替换掉原有文件,再次执行即可(会有whichLib.js:87throw error;只要生成.chcpenv文件,应该不影响)。
2022-08-11 16:03:53 30.69MB 移动开发
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DUET声音分离算法 实现DUET盲源分离算法的Python代码。 从此处的MATLAB代码转换而来-https: ,而该代码又基于和 它被转换为python,成为更多的“开源”-并不是每个人都可以启动并运行MATLAB,Octave并不能完成MATLAB可以做的一切。 Data文件夹中显示的所有声音文件均记入原始casa495项目。 ===============================积分: harmeet88523 巴尔加瓦德(Bhargavvader) NareshPeshwe
2022-08-11 14:36:31 1019KB Python
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OneWire库 这只是的一面镜子 利用OneWire,您可以访问Maxim / Dallas制造的1-wire设备,例如温度传感器和ibutton安全存储器。 对于温度传感器,可以将DallasTemperature库与此库结合使用。 DS18x20_Temperature有一个已知的错误。 从第88行的原始变量中删除“ unsigned”,以获得低于零摄氏度的正确结果! 硬体需求 OneWire需要一个4.7K上拉电阻,该上拉电阻连接在引脚和+5 V之间。 然后,只需将每个1线设备连接到引脚和接地即可。 某些1线设备也可以连接电源,或从信号线获取电源。 请参考所用1线设备的规格。 基本用法 OneWire myWire(pin); 使用特定的引脚创建OneWire对象。 即使您可以将多个1线制设备连接到同一引脚,但如果数量众多,则在各自引脚上的较小组可以帮助隔离布线问题。 您可以创建
2022-08-10 22:31:15 16KB 系统开源
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hadoop source code archive
2022-08-09 13:05:02 510KB hadoop
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ZXingLite ZXingLite for Android 是ZXing的精简版,基于ZXing库优化扫码和生成二维码/条形码功能,扫码界面完全支持自定义,也可一行代码使用默认实现的扫码功能。总之你想要的都在这里。 简单如斯,你不试试? Come on~ Gif 展示 ViewfinderView属性说明 属性 值类型 默认值 说明 maskColor color #60000000 扫描区外遮罩的颜色 frameColor color #7F1FB3E2 扫描区边框的颜色 cornerColor color #FF1FB3E2 扫描区边角的颜色 laserColor color #FF1FB3E2 扫描区激光线的颜色 labelText string 扫描提示文本信息 labelTextColor color #FFC0C0C0 提示文本字体颜色 labelTextSize dime
2022-08-07 14:23:27 10.92MB code-generator code scanner qrcode
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此源代码为其它网友分享,请大家也可以随时分享给有需要的人
2022-08-05 16:48:02 14.02MB qnx code svn 源代码
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hadoop2.7 source code
2022-08-04 20:04:14 361KB hadoop
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SystemVerilog-语言支持 此VS Code扩展提供了更快读取,导航和编写SystemVerilog代码的功能。 特征 精心 转到文档中的符号( Ctrl+Shift+O ) 转到工作空间文件夹(已索引模块/接口/程序/类/程序包)中的符号( Ctrl+T ) 转到定义(适用于模块/接口/程序/类/程序包名称以及端口! )( Ctrl+LeftClick ) 在已建立索引的工作空间上快速入门 许多常见块的代码段 从已索引的模块实例化模块 带有模拟器的Linter Capabilites() 通过集成的SystemVerilog解析器和IntelliSense(完全符合IEEE标准1800-2017)进行快速实时错误识别 如果您发现错误或想要功能,则将其作为“请求或提交“ 例子 语法高亮 转到定义 模块实例化 推荐建议 如果您的工作空间中有网表,则可以在设置中排除它们,例如
2022-08-04 14:43:55 766KB 系统开源
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