FPGA自学5——PLL锁相环 生成测试代码

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袁雷书上缺失PLL的仿真，这里补上。本simulink仿真（已经转为MATLAB2016a文件）是在传统SMO+反正切函数的大框架下对反正切函数进行PLL的替换，主框架保持不变（仍然采用continue仿真）。同时把PMSM模型改成Aligned with phase A axis,这样把输出位置减pi/2去掉，以便为后面实验验证打下基础。

网上搜了挺多信息，这个ppt还是讲的比较系统的。

由于现代永磁同步电机控制原理（袁雷编）中缺少锁相环无感模型，特此供大家参考

有关PLL介绍,以及使用ADS仿真过程与结论等,适合新手

一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1， 从表1可知，如果输入端A和B分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差θ时，输出端F的波形的 占空比与θ有关，见图3。将F输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与θ有关，这样，我 们就可以利用异或门来进行相位到电压 θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U = Vdd * θ/  (1)

EP4CE22F17C8 CYCLONE4E FPGA PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1工程文件 //LED闪烁逻辑产生模块 module led_controller( clk,rst_n, led ); //时钟和复位接口 input clk; //25MHz输入时钟 input rst_n; //低电平系统复位信号输入 //LED指示灯接口 output led; //用于测试的LED指示灯 //////////////////////////////////////////////////// //计数产生LED闪烁频率 reg[23:0] cnt; always @(posedge clk or negedge rst_n) if(!rst_n) cnt <= 24'd0; else cnt <= cnt+1'b1; assign led = cnt[23];

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