用复杂可编程逻辑器件CPLD为核心器件设计制作一个篮球竞赛计时计分系统，具有计时和记分功能，分别用数码管显示每节的时间（倒计时方式）和双方的得分总数（累加方式）。具体设计要求如下：
1、 具有显示每节12分钟比赛时间的倒计时功能：用四个数码管分别显示分、秒，其计时间隔为1S。并用四个LED分别自动指示比赛节数。
2 、设置启动键和暂停/继续键，控制计时器的直接启动计数，暂停/继续计数功能。
3、设置复位键：按复位键可随时返回初始状态，时间显示电路显示为12.00；记分显示电路显示00.00。
4、计时器递减计数到‘00.00’时，计时器停止工作，并给出声音提示，即扬声器输出2~3s的双音频提示音。
5、具有记分功能，要求设置1分、2分、3分三个按键，用以分别对1分、2分、3分进行记分，每按一次，记分牌累加相应的分数（即分别完成加1、加2、加3计数），记分牌用四个数码管分别显示甲乙双方的得分数（每方两位）。
6、要求记分电路具有修改功能，设置减1键，当记分错误时可按键实现减1计数。
2021-06-24 11:39:16
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PS/2键盘解码实验程序：
CPLD通过PS/2接收键盘的数据，然后把接收到的大写字母A-Z的键值转换成相应的ASCII码，再通过串口传送给PC机。只要字母按键被按下，就能够在串口调试助手里显示相应的字母。
文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
2021-05-21 08:17:00
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VHDL语言实现位定时信息提取 包括说明文档和相关论文链接，如果正好需要的话，应该还是蛮实用的
2021-05-20 10:05:45
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用两个按键的不同组合来控制LED指示灯的状态：
1.没有手指触碰按键，LED灭；
2.手指按下左边按键，LED亮；
3.手指按下右边按键，LED亮；
4.手指同时按下按键，LED灭；
文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
2021-03-31 20:06:07
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UART串口Verilog通信cpld quartus10.1逻辑工程源码+自定义uart协议说明,已在项目中使用，可以做为你的设计参考。
下位机与上位机通信协议：
1、通信采用异步串口通信，波特率为115.2KBPS，
2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF
DATA1 GPIO 输出高低控制；
DATA2 GPIO 32路GPIO选择控制；
下位机uart CPLD接收数据【控制32路GPIO输】
55 F1 01 (00-1F) FF 32路GPIO中的一路输出高
55 F1 08
2021-02-05 22:05:00
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