基于FPGA的AXI4总线时序设计与实现
针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。
文件下载
评论信息
其他资源
- 业余无线电通信（第三版）-童效勇
- Modelsim-SE-10.5安装文件及破解方法
- FPGA驱动DS18B20_Verilog
- 京东客5.1源码
- coco128.zip
- 实现2ASK调制和相干解调
- lzma-4.32.tar.bz2
- javaweb智能停车场管理项目源码
- 数字通信（By John Proakis）（第四版）
- 区块链公开课（中）.pdf
- unassoc_1_4（取消文件关联）.rar
- informix函数使用
- 小子域滤波代码 用MATLAB实现
- Linux/UNIX系统编程手册 下 高清版
- 《Android移动开发基础案例教程》-教学设计
- 基于QT的简单聊天室
- C#学习之—五子棋（源代码）
- 基于几何特征与深度数据的三维人脸识别
- 手机号码归属地数据库
- 构建高效运维团队
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明