使用Verilog自顶向下设计24进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。
2019-12-21 21:39:52
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基于FGPA的数字模拟设计，设计要求制作一个简易数字钟，正点会鸣响报时。扩展功能要求可以12~24进制间转换。
2019-12-21 20:08:11
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